2024年5月6日发(作者：)

wire为无逻辑连线。只做连线，wire本身是不带逻辑性的，所以输入什么输出就是什

么。所以你尝试着用always语句对wire变量赋值。综合器就会报错。

要在always模块里赋值，必须是寄存器变量。要用assign赋值，必须是wire型。

output自动就是wire型。不知道说清楚了么

输出变量如果没有特别声明，默认是wire型；

wire and_result;

assign and_result =a&&b;

你可以试试把wire定义成reg。综合器会报错。

有几种情况变量需要定义成wire：

第一：assign 语句/第二：元件例化时候的输出必须用wire

wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。

reg表示一定要有触发，输出才会反映输入的状态。

reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时

候可以保持原来的值，但不直接实际的硬件电路对应。

两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。

wire使用在连续赋值语句中，而reg使用在过程赋值语句（initial ，always）中。wire

若无驱动器连接，其值为z，reg默认初始值为不定值 x 。

在连续赋值语句中，表达式右侧的计算结果可以立即更新表达式的左侧。在理解上，

相当于一个逻辑之后直接连了一条线，这个逻辑对应于表达式的右侧，而这条线就对应于

wire。在过程赋值语句中，表达式右侧的计算结果在某种条件的触发下放到一个变量当中，

而这个变量可以声明成reg类型的。根据触发条件的不同，过程赋值语句可以建模不同的

硬件结构：如果这个条件是时钟的上升沿或下降沿，那么这个硬件模型就是一个触发器；

如果这个条件是某一信号的高电平或低电平，那么这个硬件模型就是一个锁存器；如果这

个条件是赋值语句右侧任意操作数的变化，那么这个硬件模型就是一个组合逻辑。

对组合逻辑输出变量，可以直接用assign。即如果不指定为reg类型，那么就默认

为1位wire类型，故无需指定1位wire类型的变量。当然专门指定出wire类型，可能是

多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。

输入端口可以由wire/reg驱动，但输入端口只能是wire；输出端口可以是wire/reg

类型，输出端口只能驱动wire；若输出端口在过程块中赋值则为reg型，若在过程块外赋

值则为net型（wire/tri）。用关键词inout声明一个双向端口, inout端口不能声明为reg

类型，只能是wire类型。

默认信号是wire类型，reg类型要申明。这里所说的默认是指输出信号申明成output

时为wire。如果是模块内部信号，必须申明成wire或者reg.

对于always语句而言，赋值要申明成reg，连续赋值assign的时候要用wire。