2023年12月21日发(作者：)

老师发话了。EDA考试题目：大题第一题考奇数分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考大题第一题考奇数分频，名称解释考：SOPC，期中考的TTL和coms的连接方式不考

1、IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为____A___。

A .软IP B.固IP C.硬IP D.都不是

2、综合是EDA设计流程的关键步骤，在下面对综合的描述中，___D_是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；

B.综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件；

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

3、大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C。

是基于乘积项结构的可编程逻辑器件；是全称为复杂可编程逻辑器件；

C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。

4、进程中的变量赋值语句，其变量更新是___A__。

A.立即完成；B.按顺序完成；

C.在进程的最后完成；D.都不对。

5、VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述__D__。

A.器件外部特性；B.器件的综合约束；

C.器件外部特性与内部功能；D.器件的内部功能。

6、不完整的IF语句，其综合结果可实现_A___。

A. 时序逻辑电路 B. 组合逻辑电路

C. 双向电路 D. 三态控制电路

7、在VHDL语言中，下列对时钟边沿检测描述中，错误的是___D____。

A. if clk’event and clk = ‘1’ then

B. if falling_edge(clk) then

C. if clk’event and clk = ‘0’ then

D. if clk’stable and not clk = ‘1’ then

8、下列语句中，不属于并行语句的是：____B__

A．进程语句 B．CASE语句

C．元件例化语句 D．WHEN„ELSE„语句

9、VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：____D___

A．IEEE库 B．VITAL库 C．STD库 D．WORK库

10、在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：__D__

A．PROCESS为一无限循环语句

B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动

C．当前进程中声明的变量不可用于其他进程

D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成

11、大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：__D_

A. CPLD是基于查找表结构的可编程逻辑器件

B. CPLD即是现场可编程逻辑器件的英文简称

C. 早期的CPLD是从FPGA的结构扩展而来

D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构

12、下列那个流程是正确的基于EDA软件的FPGA / CPLD设计流程：B

A. 原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试

B. 原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

C. 原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；

D. 原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

13、CPLD的可编程是主要基于什么结构：D

A .查找表（LUT）；B. ROM可编程；

C. PAL可编程；D. 与或阵列可编程；

14、下列标识符中，_____B_____是不合法的标识符。

0 B. 9moon

C. Not_Ack_0 D. Signall

15.以下关于适配描述错误的是 B

A．适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件

B．适配所选定的目标器件可以不属于原综合器指定的目标器件系列

C．适配完成后可以利用适配所产生的仿真文件作精确的时序仿真

D．通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供

2．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。

A．器件外部特性 B．器件的综合约束

C．器件外部特性与内部功能 D．器件的内部功能

3．下列标识符中， B 是不合法的标识符。

A．State0 B．9moon C．Not_Ack_0 D．signall

4．以下工具中属于FPGA/CPLD集成化开发工具的是 D

A．ModelSim B．Synplify Pro

C．MATLAB D．QuartusII

5．进程中的变量赋值语句，其变量更新是 A 。

A．立即完成 B．按顺序完成

C．在进程的最后完成 D．都不对

6．以下关于CASE语句描述中错误的是 A

A．CASE语句执行中可以不必选中所列条件名的一条

B．除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”

C．CASE语句中的选择值只能出现一次

D． WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围

7．以下哪个程序包是数字系统设计中最重要最常用的程序包 B

A．STD_LOGIC_ARITH

B．STD_LOGIC_1164

C．STD_LOGIC_UNSIGNED

D．STD_LOGIC_SIGNED

8．基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→ A →综合→适配→时序仿真→编程下载→硬件测试。

A．功能仿真 B．逻辑综合 C．配置 D．引脚锁定

9．不完整的IF语句，其综合结果可实现 D

A．三态控制电路 B．条件相或的逻辑电路

C．双向控制电路 D．时序逻辑电路

10．下列语句中，属于并行语句的是 A

A．进程语句 B．IF语句 C．CASE语句 D．FOR语句

11．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。

A．综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件

B．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的

C．综合是纯软件的转换过程，与器件硬件结构无关

D．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束

12．CPLD的可编程是主要基于什么结构 D 。

A．查找表（LUT） B．ROM可编程

C．PAL可编程 D．与或阵列可编程

13．以下器件中属于Altera 公司生产的是 B

A．ispLSI系列器件 B．MAX系列器件

C．XC9500系列器件 D．Virtex系列器件

14. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D

A．if clk'event and clk = '1' then B．if clk'stable and not clk = '1' then

C．if rising_edge(clk) then D．if not clk'stable and clk = '1' then

15．以下关于状态机的描述中正确的是 B

A．Moore型状态机其输出是当前状态和所有输入的函数

B．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期

C．Mealy型状态机其输出是当前状态的函数

D．以上都不对

二、EDA名词解释，写出下列缩写的中文含义（10分，每题2分）

1．FPGA：现场可编程门阵列

2．HDL： 硬件描述语言

3．LE： 逻辑单元

4．FSM： 有限状态机

5．SOPC： 可编程片上系统

VHDL 超高速集成电路硬件描述语言

FPGA 现场可编程门阵列

RTL 寄存器传输级

EAB 嵌入式阵列块

SOC 片上系统

LUT 查找表

EDA 电子设计自动化

ISP 在系统编程

IEEE 电子电气工程师协会

ASIC 专用集成电路

LAB 逻辑阵列块

填空题

1、在一个结构体中说明和定义的数据类型、常数、元件、函数和过程只能用于这个结构体中。如果希望这些定义也能用于其他的实体或结构体中，需要将其作为 程序包 来处理。

2、结构体中包含了四类功能描述语句：（ 进程语句 ）语句、 （ 信号赋值语句 ）语句、子程序调用语句和（ 元件例化语句 ）语句。

3.子程序有两种类型，即（ 过程 ）和（ 函数 ）。

4、函数定义应由两部分组成，即（函数首 ）和（ 函数体 ），其中在进程或结构体中不必定义，而在程序包中必须定义的是（ 函数首）。

5、运算符重载指：（ 对VHDL中现存的运算符进行重新定义，以获得新的功能 )1. 阻塞性赋值符号为=，通常用组合电路；非阻塞性赋值符号为<=，通常用逻辑电路 .

2.下列是EDA技术应用时涉及的步骤：

A. 原理图/HDL文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合

请选择合适的项构成基于EDA软件的FPGA / CPLD设计流程：

A → __F__ → _B__ → ___C__ → D → ___E___

3.完整的if条件语句将产生 多路选择 电路，不完整的if语句将产生 锁存 电路。

4 下列语句中，不属于并行语句的是 D ；

A．过程语句 B．assign语句 C．元件例化语句 D．case语句

5.在verilog语言中，a=4b'1011，那么&a= 0 ；

6.名称解释： FPGA： 现场可编程逻辑阵列 EDA： 电子设计自动化

二 简答题（40分）

1．简述有限状态机FSM分为哪两类？有何区别？

答：MOORE 与 MEALY；二者的区别在于MOORE的输出只有当前状态有关而米里(Mealy)

机的输出不仅与当前状态有关而且还有输入信号

2.什么是竞争与冒险现象？怎样判断？如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

构成的时序电路与组合电路有何不同？请举例说明。

答： always构成的时序电路，敏感列表中为时钟信号(边缘触发)，例always@(posedge clk)；而always构成的组合电路，敏感列表中为输入信号(电平触发)，例always@(a,b or c)或always@(*) ；