CMOS全差分跨导运算放大器的建模与设计

2024年2月6日发(作者：)

CMOS全差分跨导运算放大器的建模与设计

傅文渊;凌朝东

【摘 要】Research of high-speed and high-gain transconductance amplifier

with the structure of gain-boost, the mathematical modeling and Matlab

simulation is presented for gain-boost operational amplifier. Designed

operational amplifier is used in 12 bit 100 M SPSADC, and the optimal

design on the auxiliary amplifier bandwidth can be obtained. Simulation

results show that gain is 106 dB which increses of 55 dB if an auxiliary

operational amplifier is added. Besides, if we the auxiliary operational,

dominant pole is greatly reduced and non-dominant pole slightly

decreases, but the addition of auxiliary amplifier does not affect the speed

of the operational amplifier.%研究带增益自举结构的高速、高增益跨导运算放大器,并对增益自举运放建立数学模型和进行Matlab仿真验证.将设计的运算放大器应用于12 bit 100 M SPS模数转换器(ADC)中,可得到辅助运放的带宽的最佳设计.仿真结果表明:添加辅助运放后,可以达到106 dB的增益,增加了55 dB；添加辅助运放后的主极点较之前大大减小,次主极点略有减小,但辅助运放的添加并不会影响运放使用时的速度.

【期刊名称】《华侨大学学报（自然科学版）》

【年(卷),期】2012(033)001

【总页数】4页(P23-26)

【关键词】运算放大器;全差分跨导;增益自举;模数转换器;互补金属氧化物半导体

【作 者】傅文渊;凌朝东

【作者单位】华侨大学信息科学与工程学院,福建厦门361021;厦门市专用集成电路系统重点实验室,福建厦门361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市专用集成电路系统重点实验室,福建厦门361008

【正文语种】中 文

【中图分类】TP722.770.2

在高速、高精度流水线型模数转换器中，模拟信号经采样保持后得到的信号将经过多级流水线级进行处理.每个流水线级的输入信号经过Flash模数转换器（ADC）得到对应的数字码，而其中无法被分辨的残余信号被本级放大后再输出到下一级进行处理［1］，得到残差信号并将其放大的电路即为残差放大器（MDAC）.残差放大器是以运放为基础搭建的开关电容放大器，其精度和速度直接影响到整个流水线ADC的速度和精度.为满足高精度，要求运算放大器必须具有非常高的开环增益，倾向于选择多级结构和长沟道器件［2］；为了实现高速，要求运算放大器具有大的单位增益带宽，而单级运放结构和短沟道器件是能够满足的［3］.然而，两者不可避免会产生冲突，解决问题的关键是寻找一种满足要求的折衷结构.增益自举技术大大增加了输出阻抗以提高运放增益［4］，但并不增加额外的共源共栅器件，不会影响主运放的输出摆幅、单位增益带宽.基于增益自举结构的运算放大器［5］利用辅助运放来提高增益，且不会影响运放的输出共模范围和速度，适用于高速、高精度模数转换器.本文基于12bit 100MSPS模数转换器，设计全差分跨导运算放大器，并对增益自举运放建立数学模型和Matlab仿真验证.

采用增益自举运算放大器结构，其频率响应特性近似为单极点系统，并能实现高增益、大带宽和快速建立时间，如图1所示.该运算放大器由一个套筒式共栅共源主

运放和两个辅助运放构成.

M1的工作像一个反馈电阻，检测输出电流并把电流转换为电压；然后，将电压经辅助放大器A1通过M2的栅端反馈到输出电流上，以此减小M2漏极电压的变化对Vx的影响，从而使输出电流更加稳定，得到更高的输出阻抗.

设辅助运放直流增益为Aadd，根据电流－电压反馈原理，电路的输出阻抗增大了Aadd倍.因此，主运放的套筒式共栅共源结构加上辅助运放后，其运放的直流增益增大为

在增益自举技术中，辅助运放A1的添加会影响主运放的性能，因此需要分析两者的关系，使整体运放达到最好的指标.考虑整体运放的开环特性，为简单计，设辅助运放为单极点系统，其传输函数为

此时，增益自举运放的增益可以表示为

式（3）中：gm1为输入管 M1 管跨导；CL 为负载电容；Rout（s）是频率的函数.Rout（s）的表示式为

式（4）中：gm2为 M2 管跨导；rds1与rds2分别为 M1 与 M2 管的输出阻抗.将式（4）代入式（3），可得到

把式（2）代入式（5）并化简，可得到总的开环增益为

从式（6）可以看到，增益自举运放存在一个左半平面零点，其值等于辅助运放的单位增益带宽（WGB），即ωZ＝Aaddω1＝WGBadd.由式（6）可以推导出其主极点和次主极点分别为

式（8）中：第1项为辅助运放的单位增益带宽；第2项为没有添加增益自举技术时主运放的主极点.当次主极点的第1项远大于第2项时，第2个极点p1≈Aaddω1≈ωZ.由此可以看出，辅助运放对整体运放产生了位置很相近的一个零极点对.

进一步考虑其闭环特性.在首级残差放大器中，运算放大器处于反馈系数为β的闭

环结构中.此时，闭环传输函数可表示为

从式（10）中可以看出，零极点对的存在给运放的建立特性带来了影响.为了尽量减小其影响，必须使τ1＞τ2，则要求β·WGBmain＜WGBadd，同时确保Vout数值有效，则有.由此可得

当满足上述要求时，辅助运放的频率特性对整个放大器的频率特性没有太大的影响.增益自举的单位增益带宽主要由主运放的单位增益带宽决定，可表示为

针对辅助运算放大器的主极点，编写Matlab程序，得出辅助运放的主极点和整体运放的建立时间、峰值电压和峰值时间的关系图，如图2所示.由图2可知，当辅助运放的主极点增大时，运放的峰值时间将减少，且减少趋势逐步降低；在300～750MHz时，峰值时间变化最小.同时，运放的峰值电压随着辅助运放主极点增大而增加.

在320～890MHz之间，运放的建立时间随着辅助运放主极点的增加而减少，但变化幅度较少（低于0.003 7%）.因此，可以得出辅助运放的主极点在320～890MHz之间变化时，对增益自举运算放大器的建立时间影响不大，而在220～230MHz之间，运放建立时间减少1ns，变化幅度较为剧烈（10%）.此时，辅助运放的主极点将对整体运放产生迟滞作用，增大整体运放的建立时间.由此得到设计时在满足式（13）条件的基础上，辅助运算放大器的单位增益带宽不需太大，可以得到功耗和速度的优化.

除了考虑辅助运放的频域、时域特性外，还必须考虑到其对整体运放共模输入范围和输出摆幅的影响［6-7］.辅助运算放大器采用折叠型共栅共源运放结构，不会影响整体运放的输出摆幅.由于两个辅助输入共模电平的不同，其输入管分别为PMOS管和NMOS管.图3是输入对管为NMOS管的辅助运放A1.图3中，A2也同为折叠式共栅共源运放，只是输入对管类型不同.

运放仿真性能指标：开环增益为102dB；单位增益带宽为1.95GHz；相位裕度为

62°；建立时间为4.8ns；负载电容为3.5pF；供电电源为3.3V.在有、无增益自举结构情况下，套筒运放在添加增益自举结构前后的幅频特性和相频特性，如图4所示.图4中：A为振幅增益；φ为相位裕度；f为频率.

从图4中可知，仿真结果和理论研究基本相符.在未加增益自举结构时，运放仅能达到51dB的增益；添加辅助运放后，可以达到106dB的增益，满足首级MDAC对运放增益的要求.

在图4中还可以看到，添加辅助运放后的主极点较之前大大减小，次主极点略有减小.这是由于辅助运放的添加增大了该点的寄生电容.但是，由于增益的提高，运放的单位增益带宽及相位裕度在两种情况下基本不变，证明辅助运放的添加并不会影响运放使用时的速度.

系统分析了在Pipeline ADC设计中增益自举结构的跨导运算放大器特性，揭示了辅助运算放大器对整体运算放大器带宽影响的数学机理，对模数混合信号电路设计者有较大的参考价值.

【相关文献】

［1］GALTON S E.A digitally enhanced 1.8－V 15－bit 40－MSample／s CMOS Pipelined

ADC［J］.IEEE Journal of Solid－State Circuits，2004，39（12）：2126－2138.

［2］QUINN P J，VAN ROERMUND A H and optimization of multi－bit front－end stage and scaled back－end stages of pipelined ADCs［J］.IEEE ISCAS，2005，40（3）：1964－1967.

［3］BULT K，GEELEN G J G M.A fast－settling CMOS op amp for SC circuits with 90－dB

DC gain［J］.IEEE Journal of Solid－State Circuits，1990，25（6）：1379－1384.

［4］LOTFI R，TAHERZADEH－SANI M，AZIZI M Y，et atic design for power

minimization of pipelined analog－to－digital converters［C］∥International Conference

on Computer Aided Jose：［s.n.］，2003：371－374.

［5］CHOKSI O，CARLEY R is of switched－capacitor common－mode feedback

circuit［J］.IEEE Transactions on Circuit and Systems（Ⅱ）：Analog and Digital Signal

Processing，2003，50（12）：：906－917.

［6］GRAY P is and design of analog integrated circuits［M］.New York：Wiley，2000.

［7］凌朝东，黄群峰，张艳红，等.脑电信号提取专用电极芯片的设计［J］.华侨大学学报：自然科学版，2007，28（3）：260－263.