2024年2月19日发(作者：)

文章编号：１００２—８６９２（２００９）０９—００３０—０３基于ＦＰＧＡ的视频帧同步机的设计杨月娥（湖南电视台，湖南长沙４１０００３）・实用设计・【摘要】描述了一种可以支持实时数据流处理的帧同步方法。该方法用ＳＤＲＡＭ做帧存储器，存放一帧视频数据，用ＦＰＧＡ实现数字视频解串、串化、帧同步逻辑控制以及ＳＤＲＡＭ控制器等功能，用同步器连接异步模块的方法解决异步时钟域信号传输问题。该设计方法可完成标清数字视频的帧同步功能。【关键词】帧同步；帧存储器；ＦＰＧＡ；ＳＤＲＡＭ【中图分类号】ＴＮ９４８．４２Ｒｅｓｅａｒｃｈａｎｄ【文献标识码】ＡＤｅｓｉｇｎｏｆＶｉｄｅｏＦｒａｍｅＳｙｎｃｈｒｏｎｉｚａｔｉｏｎＹｕｅ－ｅＭａｃｈｉｎｅＢａｓｅｄｏｎＦＰＧＡＹＡＮＧ（ＨｕｍｍＴｅｌｅｖｉｓｉｏｎ＆以函，ｌ，Ｃｈａｎｇｓｈａ４１０００３，Ｃｈｉｎａ）【Ａｂｓｔｒａｃｔ］ＡｕｓｅｄＧＡａｌｓｏｔｏｔｏｆｒａｍｅｓｙｎｃｈｒｏｎｉｚｅｄｍｅｔｈｏｄｉｓｉｎｔｒｏｄｕｃｅｄｗｈｉｃｈｃａｎｄｅａｌｗｉｔｈｔｈｅｄａｔａｔｏｓｔｅａｍｔｉｍｅｌｙ．ＡｓｅｒｉｏｕｓｏｆｓｕｂｍｅｔｈｏｄｓａａｒｅｃｏｎｓｉｓｔｔｈｅｍｅｔＩｌｏｄｗｈｉｃｈｉｎｃｌｕｄｅｕｓｉｎｇｔｈｅＳＤＲＡＭ髓ｔｈｅｆｒａｍｅｍｅｍｏｒｉｚｅｒｍｅｍｏｒｙｆｒａｍｅｖｉｄｅｏｄａｔａ．ｕｓｉｎｇｔｈｅＦＰ－ｃｏｎｔｒｏｌｌｅｒ．Ｔｈｅｐｒｏｂｌｅｍｗｉｔｈｉｓｒｅａｌｉｓｅｄｉｇｉｔａｌｖｉｄｅｏｄｅｓｅｒｉａｌｉｚａｔｉｏｎ，ｓｅｒｉａｌｉｚａｔｉｏｎ，ｆｒａｍｅｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｌｏｇｉｃｃｏｎｔｒｏｌａｎｄＳＤＲＡＭｔｈａｔａｓｙｎｃｈｒｏｎｏｕｓｃｌｏｃｋｄｏｍａｉｎｓｓｉｇｎａｌｔｒａｎｓｍｉｓｓｉｏｎｃａｎｓｏｌｖｅｄｂｙｕｓｉｎｇｓｙｎａｃｈｒｏｎｏｕｓｃｏｎｔｒｏｌｌｅｒｃｏｎｎｅｃｔｓａｓｙｎａｃｈｒｏｎｏｕｓｍｏｄｕｌｅ。Ｔｈｏｕｇｈｔｈｅｄｏｗｎｂａｄｄｅｂｕｇｇｅｒ，ｔｈｉｓｍｅｔｈｏｄｃｏｍｐｌｅｔｅｌｙｒｅａｌｉｓｅＳＤｄｉｇｉｔａｌｖｉｄｅｏｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｆｕｎｃｔｉｏｎ．【Ｋｅｙｗｏｒｄｓ】ｆｒａｍｅｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｆｒａｍｅｍｅｍｏｒｉｚｅｒ；，ＦＰＧＡ；ＳＤＲＡＭ１引言在电视系统中．信号来源多种多样，如摄像机、录像机、转播车、微波接收机、卫星接收机、光端机等，它们的时问基准或时钟频率各不相同，多路信号混合切换时，不同信号源之间几秒的时间误差会引起色彩失真，几微秒的时间误差会使图像水平位移，几行或更大的时间误差会使图像跳动、翻滚。直接影响图像质量Ｉ㈦。帧同步机是将外来视频信号与本台电视系统同步锁相的设备，使外来信号与本地信号同步，防止外来信号与本地信号切换时产生色度与亮度丢失．防止图像抖动。本文论述的帧同步技术能实现外接视频信号与本地时钟基准同步。保持视频切换输出稳定。２图ｌ系统硬件结构图和ＳＤＲＡＭ芯片ＨＹ５７Ｖ２８１６２０组成：ＳＤＩ发送模块由电帧同步系统设计带帧同步的标清视频编码系统硬件电路主要由标缆驱动器ＣＬＣ００１组成Ｉ圳。为了补偿信号在同轴电缆中传输时造成的衰减和相移。ＳＤＩ接收端需要一个自适应电缆长度的均衡电路。ＧＳ９０７４芯片可以对０—３５０Ｉｌｌ传输距离进行自动调节均２．１硬件设计清ＳＤＩ接收模块、帧同步模块、标清视频编码模块和电源模块组成。系统硬件图见图ｌ。硬件方案的选择需要考虑：ＰＣＢ板布局布线的难易程度，ＰＣＢ板的面积限制，硬件电路总成本．开发周期以及产品的维护成本。其中标清ＳＤＩ接收模块主要南用于电缆均衡的衡，降低衰减和相移对信号的影响，而且支持传送速率在１４３Ｍｂｉｆｆｓ和３６０Ｍｂｉｔ／ｓ之间的多个标准ＳＤＩ流。时钟数据恢复模块主要是用来恢复时钟，并且同步接收到的串行数据。在均衡以后，接收方必须从比特流中恢复ＧＳ９０７４和用于时钟恢复的ＣＬＣ０１６组成；帧同步模块主要由模拟同步提取ＳＡＡ７１１１Ａ、ＦＰＧＡ芯片ＥＰ３Ｃ２５Ｅ１４４数据，采用的方法是过采样比特流和搜索位跳变。使用芯片ＣＬＣ０１６，它支持ＳＭＰＴＥ２５９定义的４种速率的ＳＤＩ３０堕塑墼查正面函磊磊ｉ丽再面面函石葡万方数据

流：１４３Ｍｂｉｔ／ｓ，１７７Ｍｂｉｔ／ｓ，２７０Ｍｂｉｔ／ｓ，３６０Ｍｂｉｔ／ｓ。２．２软件设计（见图２）２到砩翌弦翟蛎辞畸画匿凿。蔺｜｜＃望厂裂一ＤＡＴＡ５图２系统软件结构图按照系统功能可将软件设计划分为如下几个部分：１）锁相环模块．为整个系统提供符合不同要求的时钟。利用ＦＰＧＡ内部集成的锁相环通过调用相应的宏功能块来实现：２）解串模块。用于将数字视频的串行ＳＤＩ流转换成并行数据，方便将数据并行存储；３）输入同步控制模块，提取数据流中的同步信号，生成标识信号控制的一帧视频数据（不含第６行）顺序写入ＳＤＲＡＭ首地址开始的固定区域：４）输出同步控制模块。根据外部电路提供的同步信号，生成标识信号控制的一帧视频数据（不含第６行）从ＳＤＲＡＭ首地址开始的固定区域顺序读出：５）ＳＤＲＡＭ控制器模块，用于控制对ＳＤＲＡＭ的访问，从而实现对数据流的读写；６）视频切换行的处理，主要用于合成视频切换行（即第６行）的数据，并嵌入到缺少第６行数据的视频流中，构成完整的一帧视频数据；７）串化模块。用于将数字视频的串行ＳＤＩ流转换成并行数据。３ＳＤＲＡＭ命令状态机设计ＳＤＲＡＭ命令状态机作为ＳＤＲＡＭ控制器的主要部分，用有限状态机来实现对系统的初始化、读写和刷新命令的产生。其状态图如图３所示。图３ＳＤＲＡＭ命令状态机的状态转换图系统上电后，开始初始化，生成ＳＤＲＡＭ初始化需要的一系列顺序操作命令，包括延时、预充电、刷新和模式寄存器的设置。初始化完成后，ＳＤＲＡＭ进入空闲状态，万方数据Ｐａｒｔｓ＆ａｌｑＪｌｉｅａｔｉｏ，ｓ此时可以对它进行读写操作。ＳＤＲＡＭ进入突发读写状态的条件由ＦＩＦＯ系统中接收和发送缓冲器的空满状态来决定。当某一个接收缓冲器存满数据时．就生成一个满标志。用来驱动ＳＤＲＡＭ状态机进入突发读状态：当某一个发送缓冲器发送数据时．就生成一个空标志，用来驱动ＳＤＲＡＭ进入突发写状态。为了设计方便，该系统使用带预充的突发读写命令。读状态生成满足ＳＤＲＡＭ突发读时序要求的行激活命令和带自动预充的突发读命令。写状态生成满足ＳＤＲＡＭ突发写时序要求的行激活命令和带自动预充的突发写命令。读状态完成后，ＳＤＲＡＭ进入空闲状态。写状态完成后，ＳＤＲＡＭ进入自动刷新状态，生成自动刷新命令。一个刷新周期后，ＳＤＲＡＭ进入空闲状态。４实验测试根据系统的结构以及功能将测试平台搭建为如图４所示的系统。图４ａ的平台用于测试是否有音频辅助数据丢失。在ＳＤＩ流中的行辅助数据区嵌人数字音频信号．再通过数字视频帧同步将信号锁定．然后将并行的数字视频数据通过串转并形成ＳＤＩ流．再用电缆驱动进行信号加强后发送到数字音频解嵌模块。输出的视频信号经过视频编码器转换为模拟视频信号由电视机显示。输出的数字音频信号通过音频数模转换由电视机播放。通过观察视频图像的稳定性和鉴定声音的听觉效果来判断加嵌后的视频流经过帧同步后是否能够正确恢复．以及有没有丢失音频信号。…拟圆同步信号——ＳＤＩ≥冁］潞发生器冁（ｂ）同步视频源切换测试平台图４数字帧同步部分测试平台图４ｂ的平台用于测试帧同步之后的视频数据进行同步视频切换时是否会产生图像抖动。用２路被本地模而丽蕊面两丙酮塑堕燮３１

拟同步信号锁定的ＳＤＩ流经过数字切换台进行切换，然后通过视频编码器将数字信号转换成模拟信号由电视机显示。其中一路ＳＤＩ用测试好的数字帧同步机进行锁定．另一路由本设计的帧同步模块外加并转串和电缆驱动来生成。如果两路切换时图像没有抖动、错位以及乱点．则说明帧同步模块的同步效果无误。以上平台中用到并转串和串转并模块都是由ＦＰＧＡ内部资源编程实现的。用到的电视机均为模拟电视机。接口为ＣＶＢＳ。测试结果显示。在用ＦＰＧＡ和ＳＤＲＡＭ进行帧缓存从而达到视频同步的过程中。并没有丢失任何音频数据包．不管从示波器观察．还是从电视机发出的声音来判断，都不会有失真。同时系统也可以与其他被本地模拟同步信号锁定的视频源进行切换，电视机显示的图像即不会抖动、失真或错位，用示波器观察两路数字视频转换为的模拟视频信号亦是同步的。在进行系统测试的时候，为方便调试，用ＱＵＡＲＴＵＳＩＩ自带的虚拟逻辑分析仪从ＦＰＧＡ的ＪＴＡＧ口采集内部数据来方便地进行观察分析，从而判断ｍ逻辑错误的单元进行一一修正。为了方便分析，采集样值时一帧数据的起点从第７行的ＥＡＶ开始。各个信号的含义如下：ｓａ用于连接ＳＤＲＡＭ的地址总线，ｒａｓ～ｎ，ｃａｓ＿ｎ和ｗｅ一１３用于连接ＳＤＲＡＭ的控制线，ｄｑ用于连接ＳＤＲＡＭ的数据总线。ｎｅｗ＿ｆｒａｍｅ—ｉｎ为输入端帧起始标志。ｎｅｗ＿ｆｒａｍｅ＿ｏｕｔ为输出端帧起始标志。如图５所示．Ｓｒ）ＲＡＭ控制模块接收到输入端帧起始标志ｎｅｗ＿ｆｒａｍｅ—ｉｎ信号的正脉冲后，清空写地址寄存器，然后等待状态机进入突发写状态，开始生成写命令，即行有效信号ｒａｓ—ｒｌ的负脉冲时刻同时发送行地址，ｃａ８延时后列有效信号ｃａｓ＿ｎ和写有效信号ｗｅｎ的负脉冲时刻同时发送列地址。此刻，数据线的第７行视频数据将顺序存入ＳＤＲＡＭ。南前述章节可知，第７行数据的ＥＡＶ中ＸＹＺ的值为２Ｄ８。与图中数据相符。图５帧存的起始数据如图６所示．ＳＤＲＡＭ控制模块接收到输出端帧起始标志ｎｅｗｆｒａｍｅ＿ｏｕｔ信号的正脉冲后，清空读地址寄存器，然后等待状态机进入突发读状态．开始生成读命令，１塑塑垄正丽孬ｉ磊虿ｉ鬲葡面再ｉ面万方数据即行有效信号ｒａｓ—ｎ的负脉冲时刻同时发送行地址，ＣＡＳ延时后列有效信号ｃａｓ—ｎ的负脉冲时刻同时发送列地址。此刻，数据线顺序出现南ＳＤＲＡＭ中读取的第７行视频数据。图６帧读取的起始数据５结论通过对系统的联合测试和对采集的实验数据分析，本文设计的系统运行效果良好、性能稳定、成本较低，适合在电视台演播室使用、推广。参考文献：【１Ｊ吴继华，王诚．ＡｈｅｒａＦＰＧＭＣＰＬＤ设汁（高级篇）【Ｍｊ．北京：人民邮电出版社，２００５．【２】陈明义。夏海曼，周建国．高速大容量ＦＩＦＯ的设计【Ｊ】．电子科技．２００８，２１（６）：１．４．【３】黄伟，罗新民．基于ＦＰＧＡ的高速数据采集系统接口设计【Ｊ】．单片机与嵌入式系统设计．２００６（４）：１０—１３．【４】郭四稳，古乐野．多通道大容量高速数据采集系统【Ｊ】．四川大学学报，２００ｌ，３８（１）：２９—３２．◇责任编辑：任健男收稿日期：２００９一舢仁１８今典影视传媒集团与美国科视公司达成战略合作协议８月２６日，今典与美国科视数字系统有限公司达成战略合作。于２０１０年年底前．完成８００套科视ＣＰ２０００系列ＤＬＰＣｉｎｅｍａ＠数字电影放映机和８００套蒙太奇ＣＤＣＳ２０００数字电影服务器的安装。随着８００台蒙太奇２Ｋ设备的投放．２００９年至２０１０年，中国电影市场将会在原来的基础上新生８００块数字银幕，总量将达到２５００至３０００块，占目前全国银幕总量的７０％以上。蒙太奇ＣＤＣＳ２０００数字电影服务器，是今典影视传媒与美国Ｄｏｒｅｎ，ｉ公司合作研发的完全符合好莱坞ＤＣＩ技术规范的数字电影服务器。其２Ｋ超高图像分辨率、ＪＰＥＧ２０００压缩算法和２５０Ｍｂｉｆｆｓ数据量带给观众无与伦比的数字电影观看效果。３２