2024年3月9日发(作者：)

STM32 ADC 采样 频率的确定

（4）16.7 可编程的通道采样时间

ADC 使用若干个ADC_CLK 周期对输入电压采样，采样周期数目可以通过

ADC_SMPR1 和ADC_SMPR2 寄存器中的SMP[2:0]位而更改。每个通道可以以

不同的时间采样。

总转换时间如下计算：

T

CONV

= 采样时间+ 12.5 个周期

例如：

当ADCCLK=14MHz 和1.5 周期的采样时间

T

CONV

=

1.5 + 12.5 = 14 周期 = 1μs

SMPx[2:0]：选择通道x的采样时间

这些位用于独立地选择每个通道的采样时间。在采样周期中通道选择位必须保持不变。

000：1.5周期 100：41.5周期

001：7.5周期 101：55.5周期

010：13.5周期 110：71.5周期

011：28.5周期 111：239.5周期

注：

– ADC1的模拟输入通道16和通道17在芯片内部分别连到了温度传感器和V

REFINT

。

– ADC2的模拟输入通道16和通道17在芯片内部连到了V

SS

。

2.

具体分析如下：

（1）我们的输入信号是50Hz （周期为20ms），初步定为1周期200个采样点，（注：一

周期最少采20个点，即采样率最少为1k） ，每2个 采样点间隔为 20ms /200 = 100 us

ADC可编程的通道采样时间 我们选最小的 1.5 周期，则 ADC采样周期一周期大小为

100us /1.5=66us 。 ADC 时钟频率为 1/66us =15 KHz。

ADC可编程的通道采样时间 我们选71.5 周期，则 ADC采样周期一周期大小为

（100us /71.5） 。 ADC 时钟频率为 7.15MHz。

（2）接下来我们要确定系统时钟：我们 用的是 8M Hz 的外部晶振做时钟源（HSE），估

计得 经过 PLL倍频 PLL 倍频系数分别为2的整数倍，最大72 MHz。为了 提高数据 计算效率，

我们把系统时钟定为72MHz，(PLL 9倍频)。则 PCLK2=72MHz,PCLK1=36MHz；

我们通过设置

时钟配置寄存器(RCC_CFGR) 中 有 为ADC 时钟提供一个专用的

可编程预分器，将PCLK2 8 分频后作为ADC 的时钟，则可知ADC 时钟频率为 9MHz

从手册可知： ADC 转换时间：

STM32F103xx 增强型产品：ADC 时钟为

56MHz 时为1μs(

ADC 时钟为

72MHz 为

1.17μs)

（3）由以上分析可知：不太对应，我们重新对以上中 内容调整，提出如下两套方案：

方案一：我们的输入信号是50Hz （周期为20ms），初步定为1周期2500个采样点，（注：

一周期最少采20个点，即采样率最少为1k） ，每2个 采样点间隔为 20ms /2500 = 8 us

ADC可编程的通道采样时间 我们选71.5 周期，则 ADC采样周期一周期大小为

8us /71.5 。 ADC 时钟频率约为 9 MHz。

将PCLK2 8 分频后作为ADC 的时钟，则可知ADC 时钟频率为 9MHz

方案二：我们的输入信号是50Hz （周期为20ms），初步定为1周期1000个采样点，（注：

一周期最少采20个点，即采样率最少为1k） ，每2个 采样点间隔为 20ms /1000= 20 us

ADC可编程的通道采样时间 我们选239.5周期，则 ADC采样周期一周期大小为

20us /239.5 。 ADC 时钟频率约为 12 MHz。

将PCLK2 6 分频后作为ADC 的时钟，则可知ADC 时钟频率为 12MHz

stm32f103最少有2个AD模数转换器，每个ADC都有18个通道，可以测量16个外

部和2个内部模拟量。最大转换频率为1Mhz，也就是转换时间为1us（在 ADCCLK =

14Mhz,采样周期为1.5个时钟周期时）。最大时钟超过14Mhz，将导致ADC转换准

确度降低。stm32的ADC是12位精度的。