JESD204B多器件同步 :分解要求编程频道|福州电脑网

2024年3月12日发(作者：)

Analog Applications Journal

模拟应用期刊

通信

Communications

多器件同步：分解要求

JESD204B

JESD204B multi-device synchronization:

作者：

Matt Guibord

系统工程师，高速数据转换器

By Matt Guibord

引言

Introduction

Breaking down the requirements

System Engineer, High-Speed Data Converters

同步要求

objective of this article is to clarify the requirements for

achieving synchronization among subclass 1 JESD204B

在

JESD204B

系统中实现数据转换器的同步可分解为四

devices and simplify the discussion to just the applicable

项基本要求

，

图

中形象化地描绘了这些要求

。

portions of the standard.

、

在每个数据转换器上实现器件时钟的相位对准

；

诸如蜂窝通信系统等无线收发器的一个共同的趋势是采

A common trend in wireless transceivers, such as cellular

communications systems, is to adopt beamforming tech-

用波形形成技术来实现更好的系统灵敏度和选择性

。

这

nology to enable better system sensitivity and selectivity.

种趋势导致每个系统中的天线数量增加

，

并需要在各个

This trend results in an increased number of antennas per

天线之间实现同步

，

以在发送和接收期间提供精准的信

system and requires synchronization between each

号相位控制

。

然而

，

同步并不仅仅局限在通信系统

。

有

antenna to achieve precise control of signal phases during

许多利用了同步信号链路的应用

transmission and reception. Synchronization, however, is

，

包括相控阵雷达

、

分

not limited to just communications systems. There are

布式天线阵列和医学成像设备

。

numerous applications that make use of synchronized

另外

，

大多数需要多个同步信号链路的系统还要求实现

signal chains, including phased-array radars, distributed

antenna arrays, and medical imaging machines.

模数转换器

(ADC)

和数模转换器

(DAC)

的同步

。

用于高

速

Most systems that require multiple synchronized signal

ADC

和高速

DAC

的

JESD204B

串行化接口简化了

chains also require synchronization of analog-to-digital

此过程

，

以在实现同步的同时通过缩减布局尺寸和器件

converters (ADCs) and digital-to-analog converters

引脚数来实现较高的天线密度

。

所以

，

此类系统中的另

(DACs). The JESD204B serialized interface for high-speed

一个趋势就是越来越多地使用

ADCs and high-speed DACs has simplified the process for

JESD204B

数据转换器

，

achieving synchronization while also enabling higher

这一点不应让人感到意外

。

第一次使用该标准的人对于

antenna density by reducing layout size and the number of

JESD204B ADC

和

DAC

之同步的系统和器件要求会感

device pins. So it should not be a surprise that another

到有点费解

。

本文的目的在于阐明在子类

1 JESD204B

trend is an increased adoption of JESD204B data convert-

器件之间实现同步的要求

，

并通过仅触及此标准的适用

ers in these systems. System and device requirements for

synchronization of JESD204B ADCs and DACs can be a bit

部分来简化讨论

。

confusing for first-time users of the standard. The

Synchronization requirements

Achieving synchronization of data converters in a

、

在每个数据转换器和逻辑元件上满足

SYSREF

的建

JESD204B system can be broken down into the four basic

立及保持时间

（

相对于器件时钟

）；

requirements visualized in Figure 1.

在

JESD204B

接收器中选择适当的弹性缓冲器释放点

、

1. Phase align the device clocks at each data converter

(elastic buffer release points)

以保证确定性延迟

；

2. Meet setup-and-hold times for SYSREF relative to the

device clock at each data converter and logic element

、

满足

SYNC

信号定时要求

（

如果需要的话

）。

3. Choose appropriate elastic buffer release points in the

JESD204B receivers to guarantee deterministic

器件时钟的相位对准

latency

在

JESD204B

系统中

，

器件时钟被用作转换器的采样时

4. Meet SYNC signal timing requirements (if required)

钟

（

带或不带分频器

），

或者用作锁相环

(PLL)

的基准

Phase aligning device clocks

（

其负责生成采样时钟

）。

因此

，

每个转换器上的器件

In a JESD204B system, the device clock is used either as

时钟相位对准对于保持每个转换器中的采样实例对准是

the converter’s sampling clock (with or without a divider),

至关紧要的

。（

接下页

）

or as a reference for a phase-locked loop (PLL), which

generates the sampling clock. As such, the phase align-

ment of the device clocks at each converter is critical for

maintaining alignment of the sampling instances in each

图

：针对

JESD204B

系统中的多器件同步的要求

Figure 1. Requirements for multi-device synchronization in JESD204B systems

Data

ADC

SYNC

ADC

SYNC

Device Clock

Data

Logic Device

Data

SYNC

Device Clock

DAC

SYNC

Data

DAC

SYSREFSYSREF

Clock

Device Clock

Distribution

Device Clock

SYSREF

Phase align

device clocks

SYSREF

Meet SYNC signal

timing (if required)

Meet SYSREF setup

Choose appropriate

and hold timing

elastic buffer release point

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）

器件时钟的对准取决于时钟分配路径上的传

（

converter. The alignment of the device clocks is depen-

dent on how well the propagation delays on the clock

播延迟的控制情况

，

包括整个温度变化范围内对准保持

distribution paths are controlled, including how well the

状况的好坏

。

alignment is maintained over temperature changes.

通信

Communications

要求

SYSREF

SYSREF requirements

对于实现可重复的系统延迟和同步而言

The SYSREF signal is the most important signal for

，

SYSREF

信号

achieving repeatable system latencies and synchroniza-

是最重要的

。

针对

SYSREF

信号的两个要求是

：

其满足

tion. The two requirements for the SYSREF signal are that

相对于器件时钟的建立及保持

(setup-and-hold)

时间

，

it meets setup-and-hold times relative to the device clock,

并且以一个适当的频率运行

。

请注意

，

可以把

SYSREF

and that it runs at an appropriate frequency. Note that

作为单个脉冲来实现

，

从而取消频率要求

；

然而

，

这也

SYSREF can be implemented as a single pulse that

removes the frequency requirement; however, this also

需要进行

SYSREF

信号的

耦合

。

在许多场合中

，

由

requires DC coupling of the SYSREF signal. In many cases,

于输入共模电压要求的缘故

，

不能实施

SYSREF

信号的

DC coupling of the SYSREF signal is not possible due to

耦合

。

input common-mode voltage requirements.

SYSREF timing requirements

定时要求

SYSREF

The most challenging requirement for SYSREF is setup-

对

SYSREF

最具挑战性的要求是建立及保持定时

。

对于

and-hold timing. For lower-speed pipeline ADCs and base-

较低速度的流水线型

ADC

和基带

DAC (< 1 GSPS)

来

band DACs (<1 GSPS), the setup-and-hold requirement is

not as difficult. However, for faster devices such as gigas-

说

，

建立及保持定时要求没有那么困难

。

然而就速度较

ample ADCs and RF-sampling DACs, the higher device

快的器件

（

比如

：

千兆采样

ADC

和

采样

DAC

）

而

clock rate reduces the setup-and-hold window for SYSREF

言

，

较高的器件时钟速率减小了用于

SYSREF

的建立及

and may require dynamic delay adjustment to maintain

保持窗口

，

而且有可能必需进行动态延迟调节以在所有

timing over all conditions.

的条件下维持正确的定时

。

JESD204B allows for flexibility in how data converters

are clocked. For instance, some devices contain an inte-

在数据转换器的计时方法上提供了灵活性

。

JESD204B

grated PLL that allows a lower-frequency device clock to

例如

：

有些器件包含了一个集成型

PLL

，

因而允许使用

be used, which is then multiplied up to create the convert-

er’s sampling clock. The device clock still captures

一个频率较低的器件时钟

，

然而对其进行倍频以创建转

SYSREF, but the lower frequency greatly eases the setup-

换器的采样时钟

。

器件时钟仍然捕捉

SYSREF

，

但是较

and-hold requirements. Additionally, devices may contain

低的频率则极大地降低了建立及保持要求

。

此外

，

器件

features that either aid in meeting timing or relaxing the

也许还包含了可帮助满足定时要求或放宽要求的特性

requirements. If proper timing cannot be met, then an

。

如果不能满足正确的定时

external calibration procedure will likely be needed to

，

则很可能需要采用一种外部

achieve synchronization.

校准程序来实现同步

。

given in Equation 1, where f

数分频来运行

BITRATE

is the interface bit rate

。

(1)

式中给出了该要求

，

式中的

BITRATE

是

of the serializer/deserializer (SerDes), F is the number of

串化器

解串器

(SerDes)

的接口位速率

，

为每帧的八

octets per frame, K is the number of frames per multi-

位字节数

，

为每个多帧块的帧数

，

而

则为任意正数

。

frame block, and n is any positive integer.

BITRATE

(1)

SYSREF

10×××

FKn

Note that the K parameter can be changed to adjust the

SYSREF frequency, but each device may have its own limi-

需注意的是

，

可通过调整

SYSREF

频率来改变

参数

，

tations on possible K values in addition to the standard’s

但是

，

除了标准中规定的

≤

F x K

≤

1024

这一限制条

limitation of 17 ≤ F × K ≤ 1024.

件之外

，

每个器件对于可行的

值或许都有其特定的限

There may be additional requirements on the frequency

制

。

of SYSREF if the device uses internal clock dividers or

SYSREF for synchronization of other digital features. For

倘若器件采用内部时钟分频器或

SYSREF

来实现其他数

instance, if a device uses an internal clock divider to

字功能的同步

，

那么对

SYSREF

的频率可能还有其他的

generate the sampling clock, then the divider needs to be

要求

synchronized to maintain sampling clock phase alignment

。

例如

，

若某个器件采用一个内部时钟分频器来生

in all devices. This sets an additional limitation on the

成采样时钟

，

则需实现分频器的同步以在所有的器件中

SYSREF frequency because it must be an integer division

保持采样时钟相位对准

。

这就给

SYSREF

频率设定了一

of both the LMFC frequency and the lowest internally-

项额外的限制

，

因为它必须是

LMFC

频率和最低内部生

generated frequency. Typically, this is not an issue, but it

成频率的一个整数分频

。

通常情况下这不是问题

，

但应

should be verified that the calculated SYSREF frequency

meets this requirement and then adjust it accordingly.

验证

SYSREF

频率计算值满足该要求

，

并随后相应地对

其进行调节

。

Elastic buffer release point

The third requirement for synchronization is to select a

弹性缓冲器释放点

proper elastic buffer release point in the JESD204B

针对同步的第三项要求是在

JESD204B

接收器中选择一

receiver to achieve deterministic latency. The elastic

buffer is the key block for achieving deterministic latency.

个正确的弹性缓冲器释放点以实现确定性延迟

。

弹性缓

It does so by absorbing variations in the propagation

冲器是实现确定性延迟的关键功能部件

。

它是通过在串

delays of the serialized data as it travels from the transmit-

行化数据从发送器行进至接收器的过程中吸收其传播延

ter to the receiver. A proper release point is one that

迟中的变化来做到这一点的

。

正确的释放点是一个可针

provides sufficient margin against variations in the delays.

对延迟变化提供充足裕量的点

An incorrect release point will result in a latency variation

。

错误的释放点将产生大

of one LMFC period.

小为一个

LMFC

周期的延迟变化

。

Choosing a proper release point requires knowing the

选择一个正确的释放点需要了解数据在弹性缓冲器上的

average arrival time of data at the elastic buffer (refer-

enced to an LMFC edge) and the total expected delay

平均到达时间

（

相对于一个

LMFC

边沿

）

以及所有器件

variation for all devices. With this information the region

的总预期延迟变化

。

利用该信息即可确定

LMFC

周期内

of invalid release points within the LMFC period can be

部的无效释放点区域

（

对于所有的线道其从最小延迟一

defined, which stretches from the minimum to maximum

直延伸到最大延迟

）。

基本上

，

设计人员必须保证用于

delay for all lanes. Essentially, the designer must guaran-

tee that the data for all lanes arrives at all devices before

所有线道的数据都在释放点出现之前到达所有的器件

。

the release point occurs.

选择

SYSREF

的频率

There is a limitation on frequencies that can be used for

continuous or gapped-periodic SYSREF signals. Note that

对可用于连续或间隙周期

SYSREF

信号的频率有一个

this does not apply for single-pulse implementations. The

限制

。

请注意

，

这并不适用于单脉冲实施方案

。

主要

main requirement is that the SYSREF signal must run at a

的要求是

SYSREF

信号必须以一个等于本地多帧时钟

frequency equal to or at an integer division of the local

频率的频率运行

，

或者以

LMFC

频率的一个整

multi-frame clock (LMFC) frequency. This requirement is

(LMFC)

Choosing the frequency of SYSREF

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Communications

：面向

PLC

应用并符合

EMC

标准的

图

：确定用于弹性缓冲器释放点的有效区域

稳压器电源

Figure 2. Defining the valid region of LMFC for elastic-buffer release point

Fly-Buck™

LMFC

Nominal Link Delay

(

Arrival at Elastic Buffer

)

ADC1Data

Propagation

ADC2Data

Propagation

TX LMFC

RX LMFC

Time

Invalid Region

of LMFC

Valid Region

of LMFC

SER

LANE

DESER

Release Point

Choose LMFC Edge

as Release Point

Margin

(

RBD = 0

)

Link Delay

Variation

It is easier to demonstrate this requirement by using a

通过采用一幅用于显示两个

ADC

的数据的时序图

（

图

timing diagram (Figure 2) that shows the data for two

ADCs. The second ADC has a longer routing distance and

），

可以比较容易地说明该要求

。

第二个

ADC

具有较

results in a longer link delay. First, the invalid region of

长的路由距离

，

因而导致链路延迟较长

。

首先

，

划线标

the LMFC period is marked off as determined by the data

明

LMFC

周期的无效区域

（

由所有器件的数据到达时间

arrival times for all devices. Then, the release point is set

确定

）。

然后

，

通过采用释放缓冲器延迟

(RBD)

参数将

by using the release buffer delay (RBD) parameter to shift

释放点从

LMFC

边沿移动适当数量的帧时钟以使之出现

the release point an appropriate number of frame clocks

from the LMFC edge so that it occurs within the valid

在

LMFC

周期的有效区域之内

，

从而设定释放点

。

在图

region of the LMFC cycle. In Figure 2, the LMFC edge

中

，

对于释放点来说

LMFC

边沿

(BRD = 0)

是一个不

(RBD = 0) is a good choice for the release point because

错的选择

，

因为在每一边都具有足够的裕量

。

there is sufficient margin on each side.

SYNC

信号定时

图

：对

SYNC

信号进行聚合处理以

Figure 3. Aggregating SYNC signals to

synchronize NCOs in ADCs

实现

ADC

中的

NCO

的同步

Meet setup-and-hold

timing relative to LMFC

Data

Logic

Device

SYNC

ADC

Data

Logic

Device

SYNC

Aggregate SYNC signals

byANDing together

ADC

SYNC signal timing

As data converter sampling rates have increased, so has

由于数据转换器采样速率增加了

，

因此对于保持低接

the desire to maintain low interface speeds. This is often

口速率的期望也有所提高

。

这常常是通过采用数字上

accomplished by implementing digital up-converters

变频器

DUC

（

在

DAC

中

）

或数字下变频器

DDC

（

在

(DUCs) in DACs or digital down-converters (DDCs) in

中

）

来实现的

。

DUC

和

DDC

通常运用数控振荡

ADC

ADCs. The DUCs and DDCs often implement numerically-

器

controlled oscillators (NCOs) that must be synchronized

(NCO)

，

在所有的器件中这些

NCO

都必须同步化以

in all devices to maintain overall system synchronization.

保持整体系统的同步

。

最常用的方法是通过采用

LMFC

The most common approach is to synchronize the NCOs

上升沿和弹性缓冲器释放点来实施

NCO

的同步处理

。

by using the LMFC rising edge and elastic-buffer release

在

ADC

中

，

可采用在

SYNC

信号被解除有效状态

（

其对

point. In ADCs, the NCOs can be synchronized using the

应于初始线道对准序列

[ILAS]

传输的起点

）

之后出现的

first LMFC edge that occurs after the SYNC signal is deas-

serted, which corresponds to the start of the initial lane

第一个

LMFC

边沿来对

NCO

进行同步化处理

。

在

DAC

alignment sequence (ILAS) transmission. In DACs, the

中

，

常用的方法是在弹性缓冲器被释放时实施

NCO

的同

typical approach is to synchronize the NCOs when the

步化

。

elastic buffer is released.

There is a timing requirement on the SYNC signal in

为了在使用

NCO

的多个

ADC

或

DAC

之间实现多器件

order to achieve multi-device synchronization between

同步

，

对

SYNC

信号有一个定时要求

。

SYNC

信号必须

multiple ADCs or DACs that utilize NCOs. The SYNC

由位于相同

LMFC

边沿上的所有接收器来解除有效状

signal must be deasserted by all receivers on the same

态

，

并在同一个

LMFC

周期中的发送器上接收

。

满足第

LMFC edge and received at the transmitters in the same

LMFC cycle. The simplest approach to meeting the first

一个要求的最简单方法是对来自所有接收器的

SYNC

信

requirement is to AND the SYNC signals from all receivers

号进行

“

与

”

操作

，

然后把该聚合信号分配至每个发送

together, then distribute this aggregated signal to each

器

（

图

）。

这也对

SYNC

信号设定了一个要求

，

即

：

transmitter (Figure 3). This also sets a requirement on the

其必须满足相对于发送器件中的

LMFC

边沿的建立及保

持时间

。

如果在

ADC

或

DAC

中未使用

DDC

或

DUC

，

SYNC signal in that it must meet the needed setup-and-

则没有针对

SYNC

信号定时的要求

，

每个器件可在各自

hold times relative to the LMFC edge in the transmitting

独立的时间起动

，

并且仍然能够实现同步

。

device. If DDCs or DUCs are not used in the ADCs or

DACs, then there is no requirement for SYNC signal timing

对

SYNC

信号进行聚合处理以实现

ADC

中的

NCO

的同

and each device can start up at independent times and

步

still achieve synchronization.

计时方案示例

Example clocking schemes

最困难的同步要求是满足

The most difficult synchronization requirement is meeting

SYSREF

至器件时钟定时关

the SYSREF-to-device clock-timing relationship. To

系

。

为了解决这些问题

，

我们来考察两个计时实施方案

address these concerns, two examples of clocking imple-

示例

。

mentations are examined.

典型的

JESD204B

计时方案

Typical JESD204B clocking scheme

The easiest way to maintain proper setup-and-hold times

对于保持正确的

SYSREF

建立及保持时间而言

，

最简

for SYSREF is to use a single clocking device that imple-

易的方法是使用单个内置了器件时钟和

SYSREF

对

ments device clock and SYSREF pairs. These pairs main-

的计时器件

。

由于具有的匹配输出

，

因此这些器件时

tain good phase alignment over all conditions because of

the matched outputs. One example is the LMK04828 from

钟

-SYSREF

对可在所有条件下保持上佳的相位对准

。

由

Texas Instruments, which implements seven pairs of

德州仪器提供的

LMK04828

便是一个例子

，

其具有

个

器件时钟和

SYSREF

输出对

。（

接下页

）

Texas Instruments

德州仪器

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（

续上页

）

图

示出了一个系统实例

，

该系统采用

device-clock and SYSREF outputs. Figure 4 shows an

LMK04828

对多个

ADS42JB69 ADC

进行计时

。

该方

example system using the LMK04828 to clock multiple

案可用于低采样速率转换器或具有内部

PLL

的千兆采样

ADS42JB69 ADCs. This scheme can be used for low-

sample-rate converters or for gigasample converters with

转换器

。

通过对

PLL

进行旁路

（

以支持一个较高性能

internal PLLs. A JESD204B-compliant clock jitter cleaner,

的输入时钟

，

同时仍然保持匹配输出对的优势

），

还可

such as the LMK04828, also can be used as a clock distrib-

以把一个符合

JESD204B

标准的时钟抖动清除器

（

如

utor and SYSREF generator by bypassing the PLLs in

LMK04828

）

用作一个时钟分配器或

SYSREF

发生器

。

favor of a higher-performance input clock while still main-

taining the benefit of the matched output pairs.

通信

Communications

图

：采用

LMK04828

来实现多个

Figure 4. Using LMK04828 to synchronize

multiple JESD204B data converters

JESD204B

数据转换器的同步

Meet SYSREF setup-

and-hold timing

Data

ADS42JB69

SYNC

SYSREF

Device

Clock

Gigasample ADC and DAC clocking schemes

千兆采样

ADC

和

DAC

计时方案

当器件不具备一个内部

PLL

、

或者

PLL

被旁路以实现某

Clocking of JESD204B gigasample converters is more chal-

Device

Clock

lenging when the device does not have an internal PLL or

些性能目标时

，

JESD204B

千兆采样转换器的计时则更

LMK04828

Logic

if the PLL is bypassed to achieve certain performance

JESD204B

具挑战性

。

ADC12J4000

便是此类高速数据转换器的一

Device

Clock Chip

targets. One example of such a high-speed data converter

SYSREF

个例子

，

其能够以高达

4GSPS

的速率运作

，

并需要一

is the ADC12J4000, which can operate at up to 4 GSPS

个

4 GHz

器件时钟

。

图

示出了一个计时树

(clocking

and requires a 4-GHz device clock. Figure 5 shows an

Device

SYSREF

Clock

实例其采用了合成器以生成

example clocking tree using TRF3765 RF synthesizers to

，（

tree) TRF3765 RF 4

generate the 4-GHz clocks and the LMK04828 to generate

GHz

时钟

）

和

LMK04828

（

以生成基准时钟和

SYSREF

Data

the reference clocks and SYSREF signals.

信号

）。

ADS42JB69

In this case, the system designer can make use of

programmable delays in the clock jitter cleaner and data

SYNC

在该场合中

，

系统设计人员可利用时钟抖动清除器和数

converter to meet setup-and-hold times over all condi-

据转换器中的可编程延迟以在所有的条件下满足建立及

tions. Furthermore, the ADC12J4000 has a

保持时间

。

此外

，

ADC12J4000

还具有

dirty SYSREF capture feature that checks for

图

：采用

LMK04828

和

TRF3765

来

一种不干净

SYSREF

捕获

(dirty SYSREF

Figure 5. Using LMK04828 and TRF3765 to

setup-and-hold time issues. The combination

synchronize multiple gigasample data converters

实现多个千兆采样数据转换器的同步

of these features enables proper capture of

capture)

功能

，

可检查建立及保持时间问

SYSREF over all temperatures after some

题

。

这些功能的组合使得可以在对系统中

Use adjustable delays

minor characterization of the delay variations

to meet SYSREF setup-

的延迟变化进行了少量的特性分析之后于

Data

in the system. First, the dirty SYSREF capture

and-hold timing

所有的温度条件下实现的正确捕

SYSREF

can be used to find the optimal nominal-delay

ADC12J4000

捉首先不干净捕捉可用于找

。，

SYSREF

settings. Then, as the system conditions

SYNC

change, the dirty capture bit can be monitored

出最优的标称延迟设定值

。

其次

，

当系统

Device Clock

TRF3765

to find setup-and-hold time issues. When a

条件变化时

，

可监视不干净捕捉位以找出

SYSREF

timing issue is found, the clock jitter cleaner

Synthesizer

建立及保持时间问题

。

当发现了定时问题

or data converter SYSREF delays can be used

时

，

可采用时钟抖动清除器或数据转换器

DeviceClock

LMK04828

to shift the SYSREF signal back into the

Logic

JESD204B

appropriate region. After characterizing the

SYSREF

延迟以把

SYSREF

信号移回到适

Device

Clock Chip

delays, the system can monitor the tempera-

SYSREF

当的区域之中

。

在对延迟进行了特性分析

ture and adjust the delays as necessary.

之后

，

系统就能够监测温度并根据需要调

TRF3765

节延迟

。

SYSREF

Device Clock

Data

ADC12J4000

SYNC

Synthesizer

Texas Instruments

德州仪器

18 AAJ 2Q 2015

AAJ 2015

年第二季度

Analog Applications Journal

模拟应用期刊

通信

Communications

Conclusion

结论

System designers must have a good understanding of the

系统设计人员必须充分地了解针对

JESD204B ADC

和

four main requirements for synchronization of JESD204B

同步的四个主要的要求

。

时钟分配路径要求对于保

DAC

ADCs and DACs. Clock-distribution path requirements are

持器件时钟和

important to maintain phase control for both the device

SYSREF

信号的相位控制是很重要的

。

而

clock and SYSREF signals. Also, the SYSREF signal must

且

，

SYSREF

信号还必须满足相对于器件时钟的建立及

meet setup-and-hold times relative to the device clock and

保持时间并位于一个适当的频率

。

另一个同步要求是在

at an appropriate frequency. Another synchronization

接收器中选择一个正确的弹性缓冲器释放点

JESD204B

requirement is a proper elastic buffer release point in the

以实现确定性延迟

。

在采用

DDC

或

DUC

的系统中或许

JESD204B receiver to archive deterministic latency.

Additional SYNC timing may be required in systems that

还需要额外的

SYSREF

定时

。

文中举了两个计时实施方

use DDCs or DUCs. Two examples of clocking implemen-

案示例

，

以说明如何实现针对整体系统同步的条件

。

tations were provided to show how to achieve conditions

for overall system synchronization.

参考文献

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