2024年3月18日发(作者：)

针对现有技术的不足，本技术涉及一种高速

SPI

主模式控制器，通过结构上的改良使得

SPI

控

制器工作在低频时钟域依然能提高

SPI

接口工作频率，以达到

SPI Flash

器件本身所能支持速

度的极限。为实现以上目的，本技术通过以下技术方案予以实现：一种高速

SPI

主模式控制

器，由

PLL

提供时钟信号，整个控制器分为：慢速时钟域以及高速时钟域，

PLL

通过不同的

时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信号，给高速时钟域提

供高速源时钟信号。本技术通过这样的技术方案，通过高速

SPI

控制器的异步对不同时钟域

的功能进行分割；实现高速

SPI Flash

访问的功能，节省了读写时间。特别是用

SPI FlashBoot

的应用场景，该控制器可以大幅度优化启动时间。

技术要求

1.

一种高速

SPI

主模式控制器，由

PLL

提供时钟信号，其特征在于：整个控制器分为：

慢速时钟域：包括

DMA

控制接口，负责控制器收发数据和内存之间的直通，并实现

DMA

总线协议的转换；

以及高速时钟域；

所述高速时钟域包括：

软件交互接口：用于

CPU

读写控制器的控制和状态寄存器，

接口时钟生成单元：用于生成分频后的

SPI

接口时钟信号，

回读数据校准单元：接收

SPI Flash

传来的数据，

接收控制单元和发送控制单元：处理收发

SPI Flash

数据信号，

以及管脚延时控制单元：用于实现

SPI

的高速

IO

的时序控制；

PLL

通过不同的时钟分频器，提供两个主时钟信号，其中给慢速时钟域提供慢速时钟信

号，给高速时钟域提供高速源时钟信号。

2.

如权利要求

1

所述的一种高速

SPI

主模式控制器，其特征在于：接口时钟生成单元给管脚

延时控制单元提供时钟信号，管脚延时控制单元连接回读数据校准单元并给回读数据校

准单元提供补偿时钟，回读数据校准单元连接接收控制单元。

3.

如权利要求

1

或

2

所述的一种高速

SPI

主模式控制器，其特征在于：高速源时钟信号的频

率固定为

SPI

接口时钟信号频率的整数倍。

4.

如权利要求

3

所述的一种高速

SPI

主模式控制器，其特征在于：高速源时钟信号的频率固

定为

SPI

接口时钟信号频率的

2

倍，此时接口时钟生成单元生成二分频后的

SPI

接口时钟。

5.

如权利要求

1

所述的一种高速

SPI

主模式控制器，其特征在于：慢速时钟域和高速时钟域

之间通过数据缓存单元进行隔离，用于进行隔离的数据缓存单元为接收数据缓存单元以

及发送数据缓存单元。

6.

如权利要求

5

所述的一种高速

SPI

主模式控制器，其特征在于：接收数据缓存单元以及发

送数据缓存单元均为异步

FIFO

数据缓存单元。

7.

如权利要求

1

所述的一种高速

SPI

主模式控制器，其特征在于：所述回读数据校准单位包

括相互连接的两级寄存器，其中第一级寄存器的输出端连接于第二级寄存器的输入端，

第二级寄存器的输出端连接到移位寄存器；第一级寄存器的时钟信号来自于补偿时钟信

号，第二级寄存器和移位寄存器的时钟信号均来自于高速源时钟信号。

8.

如权利要求

7

所述的一种高速

SPI

主模式控制器，其特征在于：第二级寄存器直接用高速

源时钟信号的下降沿锁存第一级寄存器的输出数据，之后第二级寄存器的输出经过组合

逻辑通路在高速源时钟信号的上升沿锁存到移位寄存器。