2024年3月25日发(作者：)

一Quartus 中仿真时出现no simulation input

file assignment specify 解

决方法

翻译成中文就是仿真文件没有被指定要仿真的话先要建一个仿真文

件

file - new - 选择 Other file 选项卡 - Vector Waveform File

然后把输入输出端口加进去再设置输入的信号保存就可以仿真了

如果你之前已经建立过了就打开 assignments- settings-

simulator

settings 看里面的有个文本框 simulation input 里面是否为空为空的

话就

要找到你所建立的 Vector Waveform File 文件是以VWF 结尾的如果没找

到你又以为你建立了 Vector Waveform File 很可能粗心的你还没保存

Vector

Waveform File 保存了才会在 project 里面找到找到之后进行仿真如果

是

functional simulation

simulation

netlist不然会出现Error Run Generate Functional Simulation Netlist

quartus_map bmg_control--generate_functional_sim_netlist to

generate

要做processing generate functional

functional simulation netlist for top level entity bmg_control

before

running the Simulator quartus_sim 之类的错误最后在进行仿真就可以

看到波形图了

二Error 10137 Verilog HDL Procedural Assignment error at

SHIFTv 16

object "Data" on left-hand side of assignment must have a variable

data type

错误对 Data 未定义其变量类型比如 reg [30] Data

三Quartus II 常见错误

1Found clock-sensitive change during active clock edge at time

on register " "

原因vector source file 中时钟敏感信号如数据允许端清零

同步加载等在时钟的边缘同时变化而时钟敏感信号是不能在时钟边沿变化

的

其后果为导致结果不正确

措施编辑 vector source file

2Verilog HDL assignment warning at truncated with size

to match size of target

原因在 HDL 设计中对目标的位数进行了设定如reg[40] a而默认为

32

位将位数裁定到合适的大小