2024年4月5日发(作者：)
CIC
中国集成电路
ChinalntegratedCircult
封装
规避指定图形位于切割道十字区域的方法
宋辉英
上海，
（上海华力微电子有限公司，201210）
（
frame）摘要：封装阶段切割时应力引发的裂纹，导致封装厂反向要求代工厂在框架设计时切割道十字的
也会要求
指定区域内不允许存在测试图形；光罩制作和使用过程中由对顶角图形造成的静电击穿效应，
达到框
框架的切割道十字区域规避图形成顶角的状况。本文使用MaskCompose工具进行定制化设置，
大幅度提升工作效率。
架设计时自动规避切割道十字区域的功能
，
关键词：frame设计；切割道十字区域；MaskCompose
Methodsofavoidingthelocationofspecifiedgraphics
inthecrossareaofscribeline
SONGHui-ying
（ShanghaiHualiMicroelectronicsCorporation,Shanghai201210,China）
Abstract
：Crackscausedbystressduringpackagingstageleadtotherequirementforfoundrynottoallowtestpat-
ternsincertainareaofscribelinewhenframedesign;ESDissuecausedbyoppositevertexangleintheprocessof
maskfabricationandusagealsoreq
paper,MaskComposetoolisusedtocustomizethesettingstoachievethefunctionofautomaticallyavoidingthecross
areaofscribelineinframedesign,andgreatlyimproveworkefficiency.
Keywords
：framedesign;crossareaofscribeline;MaskCompose
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封装
1概述
随着工艺节点的不断攀升，下游工序遇到的某
些状况反向对上游的框架设计提出了一些需求，
框
架各区域的差异化、定制化已是大势所趋。文中应用
了MaskCompose定义模块中的功能，
结合执行模块
中的指定输入，对切割道十字区域的特殊需求定制
了对应的设置方案，以期达到框架排布时更自动化、
更准确高效的目标
。
2KOZ需求及解决方案
KOZ：KeepOutZone，由封装厂商提议
，源于怀
疑lowk和ULK材质于切割时易引发芯片（chip）四
角裂缝，具体需求见图1，切割道十字的一定区域内
禁放任何图形结构
，其中
KOZ长度≥150μm。
图1KOZ需求示例
为了不让KOZ区域不慎放入图形结构，本文的
构想是事先在KOZ区域摆放一类组件
（
item），而此
组件本质不包含任何图形
，在所有切割道组件按规
则摆放完毕后，再剔除此组件，即可达到目的。
在MaskCompose定义模块中，增加一个附属于
主芯片的组件文中暂命名为KOZ_EDGE，具体设置
见图2：选择“PREBUILT_ENTERED”，即在执行模
块界面输入其大小，使得此项设置适用性更广；
DeviceType选择CHROME_BOX（笔者已通过定义
模块中的Processlayerinfo对此devicetype进行定
义，使其无任何实质图形），在主芯片四个角横竖共
八处放置此组件；为了避免与外围切割道其他FIX
摆放的切割道组件产生交叠
（
overlap）导致软件报
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图2KOZ具体设置
错无法正常运行，还须设置允许这些外围切割道组
件与KOZ_EDGE存在交叠，具体哪些组件可视实
际情况而定。
进入执行模块后
，输入
KOZ_EDGE的大小
，其
长应为上文中KOZ的最小值150μm，宽度应为切
割道的1/2，点选IgnoreMissingGDS，确保软件不因
没有链接到实际GDS数据而报错
，详见图
3。
图3KOZ值输入
需要两次BUILDSCRIBES，第一次放入组件
KOZ_EDGE以及其他切割道组件
，
OverlapChecks
设为N，最终KOZ_EDGE的排布效果见图4。将外
围切割道的组件手动移出KOZ区域，内部切割道组
件若都以FIT_IN_SCRIBE放置，会自动避开KOZ
区域，最后确认OverlapCheck无误后，第一次生成
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图4KOZ排布效果
框架数据
。第二次
BUILDSCRIBES时删除组件
KOZ_EDGE，OverlapChecks设为Y，RunECO设为
Y（表示沿用第一次的排布位置），不更改和移动其
他任何组件
，执行
OverlapCheck，生成最终的框架
数据
。
关于为何要特意多一个步骤来剔除本身并不包
含任何图形的KOZ_EDGE，是为了避免影响例如
dummyblocklayer等辅助层次的生成
，还有考虑到
一些对切割道空置区域有定义的层次。只是多一个
简单的删除操作
，使得切割道的
KOZ区域保持真实
的空置状态，可以规避很多设置更改甚至意料之外
的情况，是较为稳妥的推荐做法。
3静电击穿问题
（
ESD）及解决方案
由光罩存在对顶角图形引起的静电击穿问题
的典型案例如图5：testkey左下角与右下角恰好放
置在了主芯片顶角位置，而主芯片内客户的图形极
性与testkey一致（大概率事件
），造成横竖
2个切
图5易形成ESD典型图例
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封装
割道形成了对顶角图形，
极易在光罩制作、运输和
使用过程中引发ESD，导致光罩精确性下降、寿命
大幅缩短，从而使晶圆生产周期延长、产生缺陷、影
响良率
。
本文的解决方案是在切割道十字区针对
Testkey设置限制摆放区
：
RestrictionArea，使得
Testkey的指定位置不能位于这个区域，以
杜绝
Testkey与主芯片形成对顶角的可能，
如图
6所示
。
图6Testkey及其限制区
定义模块的设置如图7，在组件Testkey中，
HowPlaced”设置的第一页中点选“KeepPadsOut
ofInt”
为
“Yes”，表示需要使Testkey中PAD定义区
域在切割道相交位置之外
，文中暂预先命名此
Pad
为“BOUND”（此功能只在选择组件自动摆放模式
为"FIT_IN_SCRIBE"时出现），在设置的第二页中
输入“Intersectpullback”值，此值由光刻工程师经
验总结而得，定义了在切割道相交区域基础上再
外扩的距离，
假设切割道
X/Y宽度兼为80μm，则
设置Intersectpullback值后，实际的限制摆放区是
90μm*90μm，四边各扩的值，杜绝了类似对顶角
图7Testkey限制区设置
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封装
图形的产生，使得testkey的限制摆放区更合理、更
安全。设置完成后的Testkey限制摆放区见图6红
色区域。
在执行模块中，
须对
testkey定义名为“BOUND”
的PAD范围，具体设置见图8：在每条testkey的编辑
窗口第二页选择HotSpotsType“Geom”，输入testkey
边框层次的layernumber以及datatype，取名为
BOUND”，与定义模块中的PadPrefix命名相对应。
图8TestkeyBOUND输入
回到第一页点击DBReolad，此时下方只会出现
两行内容，分别是指定边框层次（图中为183；4）的
左下角与右上角坐标
，如图
9。若以此设置进行
testkey的自动摆放，
则表示整条
Testkey都不能出现
在切割道相交的限制区。当testkey长度比主芯片长
度短的时候，尚有位置摆放
，因切割道相交区域被禁
止，导致切割道空间不能被有效利用，
造成不必要的
浪费。
而当
testkey长度比主芯片长度长的时候
，则
没有任何符合要求的位置可摆放testkey，与此设置
的初衷相悖
。
图9自动读取的BOUND坐标
解决上文中ESD问题，只要testkey的短边两端
不位于限制摆放区即可达到不形成对顶角的目标
，
而为此去layout对应的辅助层的可行性和必要性也
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多有存疑，若在图9基础上新增两行的坐标，即图8
中的四行Hotspots设置，定义了testkey左下角以及
右上角各1μm*1μm的区域。
此时，
Testkey在自动
摆放时可横穿过切割道相交的限制摆放区，
只须头
尾两端1μm宽度内避开限制区，
如图
10，可实现切
割道空间利用的最优化。
图10穿过限制区的Testkey
以上在执行模块中对testkey的Hotspots设置
多为手动，易出错
，且对每条
testkey都要进行编辑
，
当testkey条数较多时这些重复的设置将造成不必
要的时间消耗，实际操作时可编写一个简单的脚本
来批量完成。只须在指定testkey数据的路径、文件
名、顶层结构名的前提下，提
取边框层坐标后进行
hotspots的定义即可，具体可参考图11。
图11批量化定义TestkeyBOUND
4总结与展望
使用MaskCompose定义模块的功能设置，
配合
执行模块的对应输入之后，使得框架cell的自动排
布达到了空前的自动化与高效率
，整个流片过程所
需时间得以精简，其质量也得以提高。
为了迎合更高
工艺技术环境衍生出的更多更复杂的对于切割道组
（下转第78页）
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“
企业与产品
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利用图1所示的电路，能够更简易地实现可通
过DAC编程以用于精确照明控制应用的多通道
LED驱动器。根据特定需求进行适当调整以避免功
能异常也是十分重要的。
结论
本文所述的电路显示了创建可编程LED驱动
可
器更简单的方法，该驱动器非常适用于需要紧凑
、
扩展、易于供电和高线性度电源的精确照明控制应
用。不过，尺寸必须适应应用的要求，以避免由于各
引起的任
种存在的电感（例如线路电感和寄生电感
）
图2运算放大器中的轨到轨双极晶体管输入级简化版
何故障
。
导致所谓的交越失真和
下，失调电压可能突然改变，
非线性
。
相比之下，ADA4500-2具有集成的输入端电荷
从
泵，无需第二个差分对即可覆盖轨到轨输入范围
，
而避免了交越失真
。
ADA4500-2的其他优势还包括
低失调、低偏置电流和低噪声分量
。
在这类电路中，
必须注意负载
/电流路径中由
如果没
LED连线产生的电感。导线通常为数米长
，
有提供正确的补偿，可能会导致异常的振荡。此电路
中的补偿通过反馈路径实现，
它将由分流电阻测量
的电流返回到运算放大器的输入
。应根据产生的电
感调整ADA4500-2上现有的电阻和电容电路。
作者简介
ThomasBrand
于2015年10月加入德国慕尼黑的
ADI公司，当时他还在攻读硕士
。
2016年5月至
2017年1月，他参加了ADI公司的现场应用工程师
培训生项目。
之后在
2017年2月，他开始担任现场
他还
应用工程师职位，主要负责工业大客户
。此外，
专注于研究工业以太网，并为中欧的相关事务提供
支持。他毕业于德国莫斯巴赫的联合教育大学电气
工程专业，之后在德国康斯坦茨应用科学大学获得
国际销售硕士学位
。
上接第56页
件的放置需求，使用者应该与软件厂商以及同行保
持频繁的沟通与交流，以期不断探索出新的有效快
捷的解决方案。
作者简介
宋辉英，上海华力微电子有限公司，
科长一级
工程
师，获华东理工大学化学工程与工艺专业学士学位。
服务于设计服务部
，参与华力
55纳米嵌入式闪存、
并连续获
55纳米逻辑工艺等各工艺平台研发工作
，
得2017、2018年软件和集成人员专项奖励
。
参考文献
[1]MaskComposeAutomatedReticleDesignSynthesis.
8·
78
（总第243期）
2019·
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