2024年5月28日发(作者：)
第３４卷第３期
制 导 与 引 信
ＧＵＩＤＡＮＣＥ ８Ｌ ＦＵＺＥ
Ｖｏ１．３４ Ｎｏ．３
Ｓｅｐ．２０１３
２０１３年９月
文章编号：１６７１～０５７６（２０１３）０３—００２８—０４
星载电子设备ＦＰＧＡ的动态刷新方法及实现
张衡
（上海无线电设备研究所，上海２０００９０）
摘 要：在分析ＦＰＧＡ空间单粒子效应的基础上，利用ＣＰＬＤ和ＰＲＯＭ在星载电子设备
中实现了ＦＰＧＡ的动态刷新。该方法使用ＣＰＬＤ控制ＦＰＧＡ定期从ＰＲＯＭ中读取用户配置
信息，动态刷新内部配置信息，从而减少ＦＰＧＡ配置存储器发生单粒子翻转的概率，提高星载
电子设备运行的可靠性。
关键词：电子设备；动态刷新；存储器
中图分类号：ＴＮ９５８ 文献标识码：Ａ
Ａ Ｄｙｎａｍｉｃ Ｒｅｃ０ｎｆｉｇｕｒａｔｉ０ｎ Ｍｅｔｈｏｄ ａｎｄ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ
ＦＰＧＡ ｏｎ ｔｈｅ Ｓａｔｅｌｌｉｔｅ Ｅｌｅｃｔｒｏｎｉｃ Ｅｑｕｉｐｍｅｎｔ
ＺＨＡＮＧ Ｈｅｎｇ
（Ｓｈａｎｇｈａｉ Ｒａｄｉｏ Ｅｑｕｉｐｍｅｎｔ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ，Ｓｈａｎｇｈａｉ ２０００９０，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ｏｎ ｔｈｅ ａｎａｌｙｓｉｓ ｏｆ ｓｉｎｇｌｅ—ｅｖｅｎｔ ｕｐｓｅｔ，ｐｒｏｐｏｓｅｓ ａ ｒｅｌｉａｂｌｅ ｄｙｎａｍｉｃ ｒｅｃｏｎｆｉｇｕｒａ—
ｔｉｏｎ ｍｅｔｈｏｄ ｂａｓｅｄ ｏｎ ＣＰＬＤ ａｎｄ ＰＲＯＭ．Ｔｈｅ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｉｎｆｏｒｍａｔｉｏｎ ｉｓ ｒｅａｄ ｆｒｏｍ ｔｈｅ
ＰＲｏＭ ｂｙ ＦＰＧＡ ｔｈｒｏｕｇｈ ｔｈｅ ＣＰＬＤ ｔｏ ｄｙｎａｍｉｃ ｓｃｒｕｂｅ ｔｈｅ ｃｏｎｆｉｇｕｒａｔｉｏｎ ｍｅｍｏｒｙ ｉｎ ＦＰＧＡ，
ｔｈｅｒｅｂｙ ｄｙｎａｍｉｃ ｓｃｒｕｂｂｉｎｇ ｃａｎ ｒｅｄｕｃｅ ｔｈｅ ｐｒｏｂａｂｉｌｉｔｙ ｏｆ ｓｉｎｇｌｅ—ｅｖｅｎｔ ｕｐｓｅｔｓ ａｎｄ ｉｎｃｒｅａｓｅ ｔｈｅ
ｒｅｌｉａｂｉｌｉｔｙ ｏｆ ｔｈｅ ｅｌｅｃｔｒｏｎｉｃ ｅｑｕｉｐｍｅｎｔ ｏｎ ｔｈｅ ｓａｔｅｌｌｉｔｅ．
Ｋｅｙ ｗｏｒｄｓ：ｅｌｅｃｔｒｏｎｉｃ ｅｑｕｉｐｍｅｎｔ；ｄｙｎａｍｉｃ ｒｅｃｏｎｆｉｇｕｒａｔｉｏｎ；ｓｔｏｒａｇｅ
响ｕｊ。配置存储器是ＦＰＧＡ内部存放配置信息
０ 引言
Ｘｉｌｉｎｘ公司的Ｖｉｒｔｅｘ １Ｉ系列ＦＰＧＡ具有逻
的逻辑单元，其内容决定ＬＵＴ、Ｂｌｏｃｋ ＲＡＭ和布
线矩阵如何设置。如果配置存储器发生单粒子翻
转，有可能会导致ＦＰＧＡ无法正常工作。
为了消除ＦＰＧＡ配置存储器内部的错误数
据，目前采用重新加电、复位ＦＰＧＡ或者回读配
置数据等方法。重新加电和复位ＦＰＧＡ会造成
电子设备运行暂停，并且重新加载后会失去ＦＰ－
收藕日期ｔ ２０１３－０５ ２１
作者筒介ｌ张衡（１９８２），男，工程师。硕士，主要从事雷达
辑资源丰富、可用ＲＡＭ多和编程容易的特点，在
星载电子设备中的应用越来越广泛。该ＦＰＧＡ
采用ＳＲＡＭ工艺，容易受空间单粒子效应影
ＧＡ寄存器保存的数值。采用回读配置数据方法
来检测错误，需要花费时间读取和解析ＦＰＧＡ的
信号处理技术的研究。
第３期 张 衡：星载电子设备ＦＰＧＡ的动态刷新方法及实现
配置数据，不能够及时发现错误。
针对以上缺点，本文提出一种实现动态刷新
的方法，使用ＣＰＬＤ控制ＦＰＧＡ从ＰＲＯＭ中加
载部分配置程序。
动态刷新时间要求
表１给出了ＸＱＲ２Ｖ６０００ＣＦ１１４４Ｖ器件处于
地球同步轨道时受单粒子影响的情况，
ＸＱＲ２Ｖ３０００采用与ＸＱＲ２Ｖ６０００相同的制造工
艺，所以两者的单粒子效应相似。由于前者的配
置文件大小为１０，４９４，３６８ ｂｉｔｓ而后者大小为
２１，８４９，５０４ ｂｉｔｓ，那么ｘＱＲ２Ｖ３０００的配置存储
器在ＧＥＯ轨道时单粒子翻转频率为０．９次／ｈ。
表１ ＸＱＲ２Ｖ６０００在ＧＥＯ轨道受单粒子影响情况
ＸＱＲ２Ｖ６０００— 单位时间平均 时间
３６，０００ ｋｍ 错误次数 单位
配置存储单元 １．８ ｈ
Ｂｌｏｃｋ存储单元 １１．８ ｈ
ＰＯＲ单粒子效应 ２２１ ｙ
ＳＭＡＰ单粒子效应 １８１ ｙ
为了保证动态刷新有效性，刷新频率必须大
于配置存储器单粒子翻转频率的１０倍。
ｘＱＲ２Ｖ３０００的配置存储器单粒子翻转频率为
０．９次／ｈ，所以可以确定刷新周期不超过６．６
ｍｌｎ ｏ
动态刷新ＦＰＧＡ使用ＳｅｌｅｃｔＭａｐ方式［２］，其
数据宽度为８ ｂｉｔｓ，默认的配置时钟为４ Ｍｂｉｔｓ／ｓ，
全部刷新ＸＱＲ２Ｖ３０００配置存储器需要０．３ Ｓ，可
以看出刷新ＦＰＧＡ耗费时问远远小于最大刷新
周期，满足方案设计的最大时间要求。
２系统方案设计
该方案硬件电路使用两片ＰＲＯＭ存放ＦＰ—
ＧＡ的配置程序，其中ＰＲＯＭ１存放全部配置程
序，ＰＲＯＭ２存放部分刷新程序，其配置程序不包
含Ｂｌｏｃｋ ＲＡＭ，避免改写ＦＰＧＡ工作时Ｂｌｏｃｋ
ＲＡＭ存储的数据，如图１所示。ＦＰＧＡ配置采
用ＳｅｌｅｃｔＭａｐ Ｓｌａｖｅ模式，外部晶振提供配置时
钟。配置电阻根据上下状态控制刷新周期，默认
是０００，即刷新周期为６ ｍｉｎ，如果配置电阻为
００１，则刷新周期为３ ｍｉｎ。ＣＰＬＤ刷新控制电路
完成上电之后加载ＦＰＧＡ全部配置程序，然后读
取配置电阻状态，最后周期执行刷新操作，使用反
熔丝芯片Ａ５４ＳＸ３２提高整机抗辐照能力。
ＶＣＣ
｛一 嚣Ｉ ｖｃｃ
ＣＥ
ｃＥ１ＲＳＴｃｃＬＫ
ＣＣＬＫ ＭＯ
Ｘｉｌｉｎｘ ＯＥ
ＯＥ１ＤＡＴＡ［０：７］
Ｄ［０：７］Ｍ
ＰＲｏＭ１
ＣＬＫ１ ＣＦ
ＰＲＯＧ ＢＭ …
ＣＬＫ
ＤＡＴＡ［０：７］
ＤＡＴＡ［０：７］
Ｖｉｒｔｅｘ－ＩＪ
ＣＰＬＤ Ｓｌａｖｅ
ＣＥ
ＣＥ２
ＳｅｌｅｃｔＭＡＰ
）（ｉｌｉｎｘ ＯＥ ０Ｅ２ ＤＯＮＥ
Ｄ０ＮＥ
ＩＮ【Ｔ Ｂ
ＩＮＩＴ Ｂ
ＰＲＯＭ２ ＲＤＷＲ Ｂ
ＣＬＫ
ＣＬＫ２ ＣＳ—Ｂ
ＲＤＷＲ Ｂ
ＣＳ Ｂ
ＤＡＴＡ［０：７】
ＤＡＴＡ２［０：７１
图１硬件电路原理图
３软件实现及实验结果
３．１刷新控制电路模块化设计
ＣＰＬＤ刷新控制电路采用模块化设计思想，
根据任务要求划分为６个模块，结构框图如图２
所示。
图２ ＣＰＬＤ程序示意图
六个模块功能如下：
ａ）ＰＲＯＭ１控制模块完成ＣＰＬＤ外部的
ＰＲＯＭ１的读取，其中ＰＲＯＭ１芯片存储完整的
配置程序；
ｂ）ＰＲＯＭ２控制模块完成ＣＰＬＤ外部的
ＰＲＯＭ２的读取，其中ＰＲＯＭ２芯片存储部分的
配置程序；
ｃ）配置状态机模块完成ＣＰＬＤ整个设计的
工作状态转换，其中包括ＩＤＬｅ、上电加载、周期刷
３Ｏ 制 导 与 引 信 第３４卷
新和出错状态；
ｄ）地址译码模块完成外部ＰＲＯＭ１和
ＰＲｏＭ２芯片地址数据总线的切换，保证相应的
数据写入ＦＰＧＡ配置存储器中；
ｅ）ＦＰＧＡ配置状态检测模块完成ＦＰＧＡ加
载状态的检测，发现出错后，发送错误标志；
ｆ）ＦＰＧＡ控制模块完成ＦＰＧＡ配置程序的
写入，包括上电配置和周期刷新。
３．２配置状态机设计
配置状态机模块是ＣＰＬＤ刷新控制电路的
核心，负责ＦＰＧＡ上电配置和刷新整个过程控
制。该状态机上电首先复位ＦＰＧＡ，清空内部配
置程序，等待配置数据写入；然后加载外部
ＰＲＯＭ１内部的配置程序，等待ＦＰＧＡ正常工作，
最后读取外部ＰＲＯＭ２内部的配置程序，周期刷
新ＦＰＧＡ配置存储器，消除单粒子效应的影响，
刷新过程中可以根据配置电阻上拉或者下拉，设
定刷新的周期，状态流程图如图３所示。
图３配置状态机模块流程图
３．３ 部分刷新配置文件生成
使用两片ＰＲＯＭ分别存放配置文件，可以简
化刷新控制电路设计，只需设置ＢｉｔＧｅｎ参数就能
完成部分刷新配置文件生成。下面将详细说明参
数设置过程和文件写入ＰＲＯＭ方法。
首先使用ＢｉｔＧｅｎ默认参数生成全部配置文
件，然后把ＢｉｔＧｅｎ参数设置为一ｇ ａｃｔｉｖｅｒｅｃｏｎ—
ｆｉｇ：ｙｅｓ—ｇ ＰａｒｔｉａｌＭａｓｋ０：１ Ｆ、Ｆ、Ｆ、Ｆ、Ｆ、Ｆ、Ｆ、Ｆ、Ｆ、ＦＦ’Ｆ、ＦＦＦ、～
ｇ ＰａｒｔｉａｌＭａｓｋ１：３ Ｆ－ｇ ＰａｒｔｉａｌＭａｓｋ２：０，ＤＣＩ Ｕｐ—
ｄａｔｅ Ｍｏｄｅ设置为ｃｏｎｔｉｎｕｏｕｓ，修改Ｕｃｆ约束文
件，增加ＣＯＮＦＩＧ ＳＴＥＰＰＩＮＧ＝“１”约束。。］，最后
运行Ｂｉｇｅｎ程序，所生成的ｂｉｔ文件即为部分刷新
配置文件。图４即为部分刷新配置文件的结构
图，对帧内容相同的配置存储单元使用多帧写入
的方式，最后采用单帧写入的方式完成剩余帧的
配置。
ＦＦＦＦＦＦＦＦ ＡＡ９９５５６６
帧同步字头．
●…●…
３０００８００ｌ ０００００００７
复位ＣＲＣ电路
３００ｌｃＯＯ１ Ｏ１０４００９３
配置ＭＡＳＫ
３０００８００ｌ ０００００００ｌ
３０ＯＯ４Ｏａ６．．．．…
帧内容相同的配
置存储单元，采
３０００２００ｌ ００００００００
用ＭＦＷＲ方式写
３０００８００ｌ ０００００００２
入
３０００８００ｌ ０００００００ｌ
帧内容不同的配
３０００２００ｌ ００２ＥｌＡ００
置存储单元，采
３０００４ｌ４Ｃ一一一．一．一
用ＦＤＲＩ方式写入
●…●…
３０００００ ０１３００…．
写入ＣＲＣ校验码
３０００８００ １ ０００００Ｄ
让内部配置控制
器同步失锁
图４部分刷新配置文件结构图
Ｂｉｔ文件不支持ＰＲＯＭ直接烧写，所以要使
用ＩＭＰＡＣ工具转换成ＭＣＳ文件 ］，该文件可以
通过烧录设备ＢＰＭ写入一次性配置芯片中，本
方案使用Ｘｉｌｉｎｘ公司的ＸＱＲ１７Ｖ１６配置芯片，该
芯片容量为１６ Ｍｂｉｔｓ，支持ＳｅｌｅｃｔＭａｐ Ｓｌａｖｅ模
式，满足方案设计要求。
在项目研制前期，为了方便调试，使用
ＸＣＦ１６Ｐ代替ＸＱＲ１７Ｖ１６芯片，前者具有可重配
置的特点，容量为１６ Ｍｂｉｔｓ，外部接口兼容后者。
采用菊花链的方式和ＦＰＧＡ连接，通过ＪＴＡＧ方
式可以访问链上的全部芯片，直接读取ｂｉｔ文件，
无需转换成ＭＣＳ文件。
３．４验证结果
图５为刷新控制电路在ＦＰＧＡ上电时加载
全部配置程序的仿真验证波形，从图中可以看出，
第３期 张 衡：星载电子设备ＦＰＧＡ的动态刷新方法及实现 ３１
ＣＰＬＤ从ＰＲＯＭ１配置存储芯片中读取原始程 取部分刷新配置文件，然后写入ＦＰＧＡ中。通过
序，然后写入ＦＰＧＡ中；图６为刷新控制电路在
仿真验证，说明该刷新控制电路软件设计满足方
ＦＰＧＡ运行时动态刷新的仿真验证波形，从图中 案要求。
可以看出，ＣＰＬＤ从ＰＲＯＭ２配置存储芯片中读
Ｐｒｏｍ
ｃｌｋ
Ｃｅ
｝ 一
一
Ｊ Ｌ ，］Ｌ～』～
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乙』寸１
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Ｌ一厂 Ｌｒ Ｌ 一广ＬｒＬ
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ＦＰＧＡ
００ ｌ ｆ ｌ ｌＦ ｉ ｊ ＩＡＡ Ｉ９９ 器５ Ｉａ０｛加０ Ｉ８０ ｔｏｉｔ １０ｏｌ
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图５ ＦＰＧＡ上电加载程序仿真验证波形
兰＃；三＃ ｉ ｛广
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１Ｉ０ ｝ ： ｝ ！ｆ ｌ Ｆ ｒ ｛Ｉ 厩广＿＿＿］辱— ］ｌ ——奄 ——璇广—］面
图６ ＦＰＧＡ动态刷新仿真验证波形
该方案应用于星载电子设备原理样机研制
的不同，调整配置电阻修改刷新周期。该方法具
中，使用Ｘｉｌｉｎｘ公司的ＸＲＱ２Ｖ３０００芯片，配置文
有简单灵活的特点，具有一定的应用价值。
件大小为１０．５ Ｍｂｉｔｓ，选用的配置时钟为４ ＭＨｚ，
刷新速率为３２ Ｍｂｉｔｓ／ｓ，刷新配置时间约为
参考文献
０．３ Ｓ。经测试上电配置之后ＦＰＧＡ的ＤＯＮＥ管
［１］Ｍｉｃｈａｅｌ Ｃａｆｆｒｅｙ ｅｔｃ． Ｓｉｎｇｌｅ—Ｅｖｅｎｔ Ｕｐｓｅｔｓ ｉｎ
脚成功变高，并且在动态刷新过程中，ＦＰＧＡ工作
ＳＲＡＭ ＦＰＧＡｓ［－Ｊ］．Ｍｉｌｉｔａｒｙ ａｎｄ Ａｅｒｏｓｐａｃｅ Ａｐｐｌｉ—
正常，所以成功实现了动态重配置功能。
ｃａｔｉｏｎｓ ｏｆ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ：Ｌａｕｒｅｌ ＭＤ，
ＵＳＡ，２００２．
４ 结论
［２］Ｘｉｌｉｎｘ Ｃｏｍｐａｎｙ．ＱＰｒｏ Ｖｉｒｔｅｘ－ＩＩ １．５Ｖ Ｒａｄｉａｔｉｏｎ－
Ｈａｒｄｅｎｅｄ ＱＭＬ Ｐｌａｔｆｏｒｍ ＦＰＧＡｓ［ＥＢ／０Ｌ］．
ＤＳ１２４（ｖ１．２），２００６．
随着ＦＰＧＡ的空间应用越来越广泛，由于
［３］Ｂｒｅｎｄａｎ Ｂｒｉｄｇｆｏｒｄ．ｅｔｅ．Ｃｏｒｒｅｃｔｉｎｇ Ｓｉｎｇｌｅ－Ｅｖｅｎｔ
ＦＰＧＡ用户配置信息敏感于单粒子效应，为了提
Ｕｐｓｅｔｓ ｉｎ Ｖｉｒｔｅｘ－ＩＩ Ｐｌａｔｆｏｒｍ ＦＰＧＡ Ｃｏｎｆｉｇｕｒａｔｉｏｎ
高抗单粒子效应能力，本文提出了一种动态刷新
Ｍｅｍｏｒｙ．［－ＥＢ／ＯＬ］ＸＡＰＰ７７９（ｖ１．１），２００７．
的方法。该方法在实现过程中，只需直接读取配
［４］周盛雨．基于ＦＰＧＡ的动态部分重构系统实现
置程序，就能完成刷新工作，也可以根据运行轨道
ＥＤ］．北京：中国科学院研究生院，２００８．
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