2024年5月30日发(作者：)
ＰＣ！一Ｅ ３＿Ｏ简介及信号和协议测试方法
胡冰
（是德科技）
ＰＣＩ—Ｅ标准自从推出以来，１代和２代标准已经 ＰＣＩ—ＳＩＧ最终决定把ＰＣＩ—Ｅ ３代的数据传输速率定
在ＰＣ和Ｓｅｒｖｅｒ上逐渐普及，用于满足高速显卡、高 在８ Ｇｂｐｓ。但是８ Ｇｂｐｓ相比２代的５ Ｇｂｐｓ并没有
高一倍，所以ＰＣＩ—Ｅ协会决定在３代标准中把在ｌ
代和２代中使用的８ ｂ／１０ ｂ编码去掉。
速存储设备对于高速数据传输的要求。出于支持更
高总线数据吞吐率的目的，ＰＣＩ—ＳＩＧ组织在２０１０年
制定了ＰＣＩ—Ｅ ３．０，即ＰＣＩ—Ｅ ３代的规范，数据速率
达到８ Ｇｂｐｓ。目前，ＰＣＩ—Ｅ ３．０已经出现在一些高端
的Ｓｅｒｖｅｒ上，而在普通Ｐｃ上的应用也是指日可待。
在ＰＣＩ—Ｅ ｌ代和２代中，为了保证数据的传输
密度、直流平衡以及内嵌时钟的目的，会把８ ｂｉｔ数
据编码成１０ ｂｉｔ数据传输。因此，５ Ｇｂｐｓ的实际有效
那么ＰＣＩ—Ｅ ３．０总线究竟有什么特点？对于其测试 数据传输速率是５ Ｇｂｐｓ×８ ｂ／１０ ｂ＝４ Ｇｂｐｓ。这样，
有什么特殊的地方呢？我们这里就来探讨一下。
在ＰＣＩ—Ｅ ３代中，如果不使用８ ｂ／１０ｂ编码，其有效
数据传输速率就能比２代的４ Ｇｂｐｓ提高１倍。但是
１ ＰＣ ｌ—Ｅ ３．０简介
制定ＰＣＩ—Ｅ ３代规范的目的主要是要在现有的
这样问题又来了，数据如果不经编码传输，很难保证
数据传输密度和直流平衡，接收端的时钟恢复电路
也很容易失锁。为了解决这个问题，ＰＣＩ—Ｅ ３代里面
即数据传输前，先和一个多项式
廉价的ＦＲ４板材和接插件的基础上提供比ＰＣＩ—Ｅ ２
采用了扰码的方法，
代高一倍的有效数据传输速率，同时保持和原有１
进行异或，这样传输链路上的数据就看起来就比较
代、２代设备的兼容。别看这是个简单的目的，但实
现起来可不容易。
ＰＣＩ—Ｅ ２代在每对差分线上的数据传输速率是
有随机性，到了接收端再用相同的多项式把数据恢
复出来。
通过上述方法，ＰＣＩ—Ｅ ３代就可以用８ Ｇｂｐｓ的
Ｇｂｐｓ高ｌ倍的数据传输速
５ Ｇｂｐｓ，相对于１代数据速率的两倍；而ＰＣＩ—Ｅ ３代
传输速率实现比２代的５
ＰＣＩ—Ｅ ３代的总线上也仍然有数据
要相对于２代把速率也提高一倍，理所当然地是把
率。实际应用中，
不过采用的是１２８ｂ／１３０ｂ的编码，编码效率很
数据传输速率提高到１０ Ｇｂｐｓ。但是就是这个１０
编码，
１０ｂ编码小多了。
Ｇｂｐｓ带来了很大的问题，因为ＰＣ和Ｓｅｒｖｅｒ上出于
高，由此损失的总线有效带宽比８ｂ／
成本的考虑，普遍使用便宜的ＦＲ４的ＰＣＢ板材以及
廉价的接插件，如果不更换板材和接插件，很难保证
２ ＰＣｌ＿Ｅ ３．０发送及接收端的变化
但是问题远没有结束，即使数据速率只有８
１０ Ｇｂｐｓ的信号还能在原来的信号路径上可靠地传
输很远的距离（典型距离是ｌ５—３０ ｃｍ）。因此
（；ｂｐｓ， 们Ｊ Ｉ，Ｊ慊价ＰＣＢ ｆｕ接俩什ｈ实现ｕｆ靠传
中最人的问题是
了共１１种不 的Ｐｒｅｓｈｏｏｌ和Ｄｅ—ｅｍｐｈａｓｉｓ的绀合，
每种组合叫做一个Ｐ，・ｅｓｅｌ，实际 用中Ｔｘ和Ｒｘ端 输 还 解决・Ｊｊｌ匕新的问题
…！－ｒ ！牦，ＦＢ４饭材对
述 越幽，
。
岛频成分彳丁很大衰减，而
【１ 以在Ｌｉｎｋ Ｔｒａｉｎｉｎｇ阶段根据接收端收到Ｖ，Ｊ ｆ， 炙
量 商 一个最优的Ｐｒｅｓｅｔ值．下表是１ １种ＰＩ・ｅｓｅｌ
的组合（参考资料：ＰＣＩ Ｅｘｐｒｅｓｓ￣Ｂａｓｅ Ｓｐｅｃｉｆｉｃａｌｉｏｎ
频成分越多，所以衰减也就史厉
１址小 述－＇￣ｑｌ，Ｊｆｌｘ －弓经过ｌ０英寸的ＦＲ４板
的ｌ，（：Ｉ｛ｆ々４：６ｉ以Ｊ ．Ｉ 』，ｆ，ＪⅡ ｆ冬Ｉ，我仃』 】‘以看 １，８
（ ｂｐｓ的 Ｉ Ｉ 接Ｙ：¨ｘ／ ￣．ｒｔｎｈ】 小 看不到眼 ｒ，哑小要
进ｆ ｒ效的数Ｙ：Ｉ－接收
２．￥Ｇｂｐｓ ５Ｇｂｐｓ ８Ｇｂｐｓ
图１不同速率信号经过１０英寸的
ＦＲ４板材的ＰＣＢ传输以后信号的眼图
乃Ｊ 解决这个 题， ＰＣＩ—Ｅ的Ｉ代和２代巾
他门Ｊ Ｊ 上』Ｊｕ （Ｄｅ—ｔⅢ１ｌｄｍｓｉｓ）技术，即信 的发射
端（Ｔｘ） 发送 １ １‘时对跳变 （代表信 。中的高
频成分）ＪＪｌ】大幅发发送，这样可以部分补偿一下传
输线路 ＿｛顺成分的衰减，从而得到比较好的眼罔
ＰＣＩ—Ｅ ｌ ｆ℃Ｉｔ ３果ＪＩｊ Ｊ 一３．５ Ｉ１，的 力『１晕，Ｐ（：Ｉ— ２代
ＩＩ１采Ｊ１Ｊ Ｊ 一３．５ ｆｆｌ一６ ｄｈ的去加 刈 于３代来
说．…Ｊ ｉ 速率 尚， 一 采ＨＩ 加复杂的玄力Ｉｌ重
技术，Ｉｋｌｌｆｇ除ｌｒ跳变 ｆ ｈ：ｌｌ 跳变ｌ１ｉｔ幅度增大发送
以外． 跳变 的前１个ｌ ｊ１也 增人幅度发送，
这个增人的幅度通常叫做１）ｒｅｓｈｏｏｌ、 ２是ＰＣＩ—Ｅ ３
ｆ ｌ｛ｌ采川的颅ＪＪ【Ｉ 技术蚶Ｊ波形的影响的例子（参考
资料：Ｐ（ Ｉ Ｆｘ１ ｅｓｓ￣Ｂａｓｅ ・ｉｆｉｃａｔｉ￣）Ｉ １３．０）
Ｊ 埘 杂的链路环境，ＰＣＩ—Ｅ ３代中规定
ｎ ｌ 、
ｆｌ ＩＩ 』＼ ● ｌ
１ ｌ▲ ｉ 一／］ ＇Ｉ —一
｜１ Ｊ Ｉ
ｆ ｌ ｝
、 ａｌ Ｖ ｂ一、 Ｃ ．＿
；
ｌ １
ｌ１ｌ １ ｕｌ ｊ
Ｊ ’ Ｉ
、 ｒ７ Ｉｉ
ｌ－
审ｌｌ
Ｄｅ—ｅｍｐｈａｓｉｓ＝２０ｌｏｇ １ ０ Ｖｂ／Ｖａ
Ｐｒｅｓｈｏｏｔ＝２０ｌｏｇ Ｖｃ／Ｖｂ
图２ ＰＣＩ—ｅ ３ ０预加重技术对信号波形的影响
３．０）。比如Ｐ４代表没有任何预加重，Ｐ７代 最 害
的预加 。
Ｐｒｅｓｅｔ Ｐｒｅｓｈｏｏｔ Ｄｅ－ｅｍｐｈａｓｉｓ
Ｎｕｍｂｅｒ （ｄＢ） （ｄＢ）
Ｐ４ ０．Ｏ ０ Ｏ
Ｐ１ ０．０ —３ ５士１ ｄＢ
Ｐ０ Ｏ Ｏ ６ Ｏ±１ ５ ｄＢ
Ｐ９ ３ ５±１ ｄＢ ０ ０
Ｐ８ ３ ５士１ ｄＢ 一３ ５±１ ｄＢ
Ｐ７ ３．５士１ ｄＢ ．６．０士１．５ ｄ８
Ｐ５ １．９±１ ｄＢ ０．０
Ｐ６ ２．５±１ ｄＢ ０ ０
Ｐ３ ０ Ｏ 一２．５±１ ｄＢ
Ｐ２ ０，Ｏ ４ ４土１．５ ｄＢ
Ｐ１Ｏ ０ Ｏ Ｓｅｅ Ｎｏｔｅ ２．
那做了这些１ 作就够了吗？经过实验发现，仪仪
在发送端对信号高频进行补偿还足不够． ：是
ＰＣＩ—Ｅ ３代标准ｌ｝】又规定在接收端（ＲＸ端）还 对
信号做均衡（Ｅｑｕａｌｉｚａｔｉｏｎ），从而对线路的损牦进仃
进一步的补偿．．均衡电路的实现难度较大，以前主
要用在通信设备的背板或长电缆传输的场合，观
也逐渐丌始在计算机领域应用，比如ＵＳＢ ３．０ Ｉ｛ｌ和
ＳＡＴＡ ６Ｇ中也采用了均衡技术． 下冈是ＰＣＩ—Ｅ ３．０
里对均衡器的频响特性的要求。我们可以看刽均衡
器的强弱也有很多卡、Ｊ｛可选，住Ｌｉｎｋ Ｆｒａｉｎｉｎｇ阶段ｒｒＸ
和ＲＸ端会协商出一个最佧的组合（参考资料：ＰＣＩ
Ｅｘｐｒｅｓｓ＠Ｂａｓｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ ３
．
０）
经过各种信号处理技术的结合以及大 的实
验，ＰＣＩ—Ｅ ３．０总算初步实现了住现有的ＦＲ４板材
和接捅件的基础上提供比ＰＣＩ—Ｅ ２代高一倍的仃效
数据传输速率。但我们同时也看到，ＰＣＩ—Ｅ ３代的芯
片会变得更加复杂，系统设计的难度也也＿史火。鱼Ｉｌ
何保讧Ｅ ＰＣＩ—Ｅ ３代总线 Ｊ 作的可靠性和：ｆＥ￣ｆＶ，Ｊ兼容
性，就成为设汁和洲试人员面临的严峻挑战 ． 、
３ ＰＣ ｌ－Ｅ ３．０发送端信号质量测试
对于发送端的测试，主要是用宽带示波器捕获
代的夹具和ＰＣＩ—Ｅ ２代一样分为ＣＢＢ板和ＣＬＢ板
ＣＢＢ板用于插卡的洲试，ＣＬＢ板用于主板的测试）
然后通过测试夹具Ｉ：的切换开关控制ＤＵＴ输Ｈ
ＰＣＩ—Ｅ ３代的一致性测试码 ，在切换板上的按铤
其发出的信号并验证其信号质量满足规范要求。按
照目前规范中的要求，ＰＣＩ—Ｅ ３．０的一致性测试需要
至少１３ ＧＨｚ带宽的示波器，并配合上相应的测试夹
具和测试软件 之所以ＰＣＩ—Ｅ ３．０测试需要的示波
开关时，正常的ＰＣＩ—Ｅ ３代的被测件依次会输 ２． ．
Ｇｂｐｓ、５（；ｈｐｓ一３ ｄＢ、５ Ｇｂｐｓ一６ ｄＢ、８ Ｇｂｐｓ ＰＯ、
Ｇｂｐｓ Ｐ１ ８ Ｇｂｐｓ Ｐ２、８（Ｄｂｐｓ Ｐ３ ８ Ｇｂｐｓ Ｐ４ ８ Ｇｂｐ
Ｐ５、８ Ｇｂｐｓ Ｐ６ ８ Ｇｂｐｓ Ｐ７ ８ Ｇｂｐｓ Ｐ８、８ Ｇｂｐｓ Ｐ９ ＩＩ
器带宽相对于ＰＣＩ—Ｅ ２．０来说变化不大，是囚为信
号的＿Ｊ二升时间基本没变，不过如果是出于调斌的目
的，一般建ｃ义最好使用１６ ＧＨｚ或以上带宽的示波器
进行测试。
Ｇｂｐｓ Ｐ１０的码型。需要注意的一点是，由于ＰＣＩ—Ｅ．
代信号如前所述共有１１种Ｐｉ ｅｔ值，测试过程中Ｊ
明确当前测试的是哪一种Ｐｒｅｓｅｔ值，做信号质量｝！Ｊ！
试常用的有Ｐｒｅｓｅｌ７、Ｐｒｅｓｅｔ８、ＰＩ・ｅｓｅｔｌ、ＰｒｅｓｅｔＯ等。＿ｆ
图是ＰＣＩ—Ｅ ３代的ＣＢＢ板及一致性测试码
由于ＰＣＩ—Ｅ ３代的信号经过传输以后信号幅度
都已经衰减得很小（典型值是１００ １］ｆｌＶ左右），为了
保证足够的测量精度．除了示波器的带宽要足够以
外，还需要示波器有７ＮｔＴｃ￣Ｊ底噪声才能保证测量的
准确性和测量重复性。比如Ｋｅｙｓｉｇｈｉ公司的高端的
Ｖ或者ｚ系列示波器都可以用于ＰＣＩ—Ｅ ３．０这样的
高速信号的测试中 以Ｖ系列示波器来说，其带宽
选择可从８ ＧＨｚ～３３ ＧＨｚ．最高采样率８０ Ｇ／ｓ，具有
业内最低的底噪声和本底抖动，同时Ｖ系列示波器
还可以选配高达２０ Ｇ／ｓ的数字通道用于ＤＤＲ３／４等
总线的调试，或者选配高达１６０ ｈｉｔ长度、ｌ２．５ Ｇｂｐｓ
数据速率的硬件串行触发及误码检测功能，这是市
面卜唯一能对ＰＣＩＥ３．０的１２８ｂ／１３０ｂ编码数据进行
硬件触发和调试的示波器
另外，由于ＰＣＩ—Ｅ ３代的标准里在接收芯片倒
使用了信号均衡技术．而日Ｉ均衡器对于最终信号用
量做了改善调整。为了把传输通道对信号的恶化
及均衡器对信号的改善效果都考虑进去，ＰＣＩ—Ｅ．
代的测试里很重要的一点是ｌ其发送端眼罔、抖动
测试的参考点是在接收端。也就是说，即使我们盎
在发送端进行测试，在进行眼 、抖动等洲试时也
是直接测试发送端的波形．而是需要把传输通道ｊ（、
信号的恶化的影响以及均衡器对信号的改善影响者
考虑进去。图４比较直观地显示出了在不同位置
号质量的情况。
为了模拟ｊ十Ｉ传输通道和芯片封装对信号的景
响，测试中需要做传输通道参数的嵌入操作．耳
Ｅｍｂｅｄ。这个传输通道的模型是ＰＣＩ—Ｅ 会以ｓ差
在ＰＣＩＥ３．０的测试中．首先使用ＰＣＩ—Ｅ协会提
供的ＰＣＩ—Ｅ ３代的夹具把被测信号引出（ＰＣＩ—Ｅ ３
图３ ＰＣＩ—Ｅ ３．０发送端信号质量测试方法
析结果币Ｉ】ＳｉｇＴｅｓｔ软件的一致性。 ５是Ｎ５３９３Ｄ软
件的没
Ｆｉｌｅ Ｖｉｅｗ Ｈｅｌｐ
一
ｍ
ＩＰＺ
Ｒｅｃｅｉｖｅｒ
图４ Ｐｃｌ－ｅ ３ ０信号在传输过程中的信号质量的变化
放文ｆ＇ｌ＝Ｋｌ＂Ｊ形 提－￣．，、ＩＩ－．＂．Ｊ，测 过程中需 ，Ｊ 波器能把
这个 参数史ｆ ｌ：ｌ！ｌ＂Ｊ彬响＿ＪＪｌｌ剑被洲波形 同时，测
过 Ｉｌ『Ｉ爪波 址』ｆｊ 个通道分别连接ｆ 的正负
端， 僻到山：Ｊ 的 分波形需婴示波 埘『ｌ坷个通道
０ Ｔｅｓｔｓ Ｆｏｌｉｏ＇ａ，ｌ几ｓ口Ｌ ｃｂｏｎｓ ｔｏ ｄｅ￥ｃｒｔｂｅ，／ｏｕｒ ｔｅｓｔ…ｉｒｏｎｍ￣ｎｔ Ｃ。ｎ几ｅｃ自ｏｎ：Ｌ ●ＫＮｏ
的波肜做卡¨减运 曳¨ 波肜卞ｆｉ减和Ｓ参数嵌入的
图５ Ｎ５３９３Ｄ软件的设置界面
作鄙…爪波 软什汁算，会大大影响测试速度，【人ｌ
此＿彳ｒ些公 门 、 端爪波 『人Ｊ部会有硬什『ｌ，Ｊ通道卡Ｈ减
Ｊ支 参数运 Ｏ－ＪＪＪＩＪ￣， 以大大提高测试的速度和效
簪
囚此，简 来说，对于以前从事ＰＣＩ—Ｅ ２．０的测
试人员来说，进仃ＰＣＩ—Ｅ ３．０的测试除Ｊ 需要重新
购置ＰＣＩ一１￣３．０的测试火具（：Ｔ Ｂ３和ＣＢＢ３以外（其
实原有的（：Ｉ Ｂ２和ＣＢＢ２等针对ＰＣＩ—Ｅ２．０测试的央
埘测试数 做分ｆＪｋＯ＇Ｊ，力‘法有２种：一利 』＿士使用
ｌ （：ｌ—ＳＩ（ 提供的Ｓｉｇｌ￣ ｓｌ软 ：做丁＾动分析，一种足使
勉强也仍然ｆ ｒ以用于ＰＣＩ—Ｅ３．０的发送信号测试
中），ＰＣｌ—Ｅ３．０的信号洲试相对于ＰＣＩ—Ｅ２．０来说硬
件设备的变化不大，基本使用１３ ＧＨｚ或ｌ６ ＧＨｚ带 川爪波 厂一商提供的Ｉ：Ｉ动测试软件一
Ｓｉｇｔ ｔ软什钟：法【ｌＩ Ｉ—Ｓ１Ｇ免费提供，可以进
ｆ １的眼 、馍板、抖动的洲试，但是 州户手
宽的示波器就Ｉｆ『以，但是测试软什对于测试数据的
处理变得 ＪＪｕ复杂＿ｒ。数据分析时除了 嵌入传输
通道和芯 ‘Ｈ装的线路模型以外，还要把均衡器对
信号的改辫 考虑进去，好在无论足ＰＣＩ—Ｅ 会提
供的免 的Ｓｉｇｌｅｓｌ软件还是ＫｅｙｓｉｇｈＩ公司的
Ｎ５３９３Ｄ ｒ１动测试软件，都可以为 Ｉ—Ｅ３．０的测试
提供很好的帮助
此外，ｒｆ１于ＰＣＩ—Ｅ总线卜要测试的数据Ｌａｎｅ
＂￣）ＪＪｌｔｉ挟数掂逊ｆ Ｊ 分析，小熟练的测试人员，经常由
＝卜设 ４－：埘造成洲 小一敏，而Ｉｌ＿ 测试顺闩
仃 ．没 …ｔＩｌＩ￣个 的 要求：昕以”刈‘ＰＣＩ—Ｅ
３．０的删 ，仃些爪波器厂商还提供ｒ十丌心的ｒ１动化
洲 软什，比 Ｋｃｙｓｉｇｈｌ公ｆｉＪ自ｊ Ｎ５３９３１）Ｊ，ｆ动化洲
软什
、
这个软什以 肜ｆＬｆｌ￣ 面指 川ｒ１，完成没
，除ｒｌ， 自动进 爪波 洲毓 连接 洲
的数量很多，虽然测试项目可以由软件自动完成，但
是连接还址 要人ｆ 进行，因此每测试完一对差分
教 以 ｆ Ｉ功 ｉ成撤 外，还提供Ｊ 、＇ｉｎｇ、
肆 多删 项ｒＩ以，提 Ｊ 测 —ｔ Ｃｔ ＩＩＩｍｔ・ＩＩ Ｍ
线就需 测酞人 来更改一下连接，非常麻烦。为
了提高测试效率，ｕｆ以把示波器配合相应的微波开
关矩阵他川，微波丌关矩阵可以在自动测试软件的
控制下根据需 进行信号的切换 这样测试人员只
需要一次把所有的被测信号都连接到开关矩阵Ｌ，
然后运行洲酞软件就口Ｊ 以了。 ６是在ＰＣＩ—Ｅ的测
的效率ｆｊ川‘ 除此以外，这个软什 测跌
过 『ｊ还会埘傲洲件发ｆＩ｛的码 和速率进行枪 ，
以ｆｌ『ｆｊ认删 他ＪＩＩ的址规池 求的正确码
ｆ 币＝ 的一 、 址，
ｓ 、 Ｉ软什 屯
另外，
Ｎ５３９３Ｄ软件里，使用的是和
－样的分析算法，从而ｎｒ以保 分
ｈ｝＋ｎ．，，……，，、；……
所谓接收端测试，就是要验证接收端对于恶劣
信号的容忍能力。这就涉及到两个问题，一个是这
个恶劣信号怎么定义，另一个是怎么判断被洲系统
能够容忍这样的恶劣信号。
首先来看一下这个恶劣信号的定义，这不是一
个随便的差信号就可以．这个信号的恶劣程度有精
确定义才能保证测量的重复性 这个恶劣信号通常
图６ Ｐ０Ｉ—Ｅ测试中配合开关矩阵使用
叫做Ｓｌｒｅｓｓ Ｅｙｅ，即压力眼 ．实际Ｊ 是借鉴－，光通
试中配合开关矩阵使用的情况， 信里的叫法． 这个Ｓｔ１－ｅｓｓ Ｅｖｅ实际卜是用高性能的
误码仪先产生一个纯净的带预加重和Ｐｒｅｓｈｏ￣ ｆ的８
４ ＰＣ Ｉ－Ｅ ３．０接收端容限测试
在ＰＣＩ—Ｅ Ｉ．０和２．０的时代．接收端测试不是必
ＧＩ ｓ的信号，然后在这个信号 叠加Ｉ 精确控制的
随机抖动（ＲＪ）、周期抖动（ＳＪ）、差模和共模噪声以
及码问干扰（ＩＳＩ），为了确定每个成分的大小都符
须的，通常只要保汪发送端的信号质量基本就能保
证系统的正常ｒ作。但是对于ＰＣＩ—Ｅ３．０来说，南于
合规范的要求，所以测试之前需要先用示波器对误
码仪输出的信号进行校准．确定产生的是规范要求
的Ｓｔｒｅｓｓ Ｅｙｅ 其中信号的ＲＪ、ｓＪ、共模噪声等都可以
速率更高，发送端发 的信号经过长线传输后信号
质量总是不会太好，所以接收端使用了复杂的均衡
技术来提升接收端的接收能力 南于接收端更加复
杂而且其均衡的有效性会显著影响链路传输的可靠
性，因此在ＰＣＩ—Ｅ３．０时代，接收端的测试变成了必
测的项目
南误码仪产生，而ｌｓｌ抖动是 ＰＣＩ—Ｅ协会提供的
ＣＬＢ３或ＣＢＢ３夹具产生，其夹具上会模拟典型的主
板或者插卡的ＰＣＢ走线对信号的影响
为了 便接收测试，ＣＬＢ３和ＣＢＢ３夹具相对于
前一代夹具做了一些电路的改动，丰要是考虑 接
收测试的情况 、比如为了切换测试码 ，在ＰＣＩ—Ｅ
Ｋｅｙｓｉｇｈｌ的Ｍ８０２０Ａ是高性能的串行误码仪，
其＿ 路可以产生１６．２（．ｂｐｓ的高速数据流，固有抖动
只有３００ ｆｓ（ＲＭＳ），同时其内部集成时钟恢复电
路、预加重模块、噪声注入、参考时钟倍频、信号均衡
２．０的ＣＬＢ２夹具卜．从主板发过来的ＲｅｆＣｌｋ址 ｆ接
环回到主板的ＬａｎｅＯ的接收端，不能断丌；Ｉ ｎ
ＰＣＩ～Ｅ３．０的ＣＬＢ３的夹具卜，由于要考虑到可能还
电路等， 常适合ＰＣＩＥ３．０接收测试这种速率高同
会对主板ＬａｎｅＯ的接收端进行测试，ｒ人ｌ此这个连接
是通过ＳＭＰ的跳线完成的、另外，在ＣＢＢ３的火
时对信号质量又有很好要求的场合 除此以外，
ＭＳＯ２０Ａ支持到１６．２ Ｇｂｐｓ信号的８阶的预加重，可
以充分满足未来ＰＣＩＥ４．０的接收测试的受求。图７是
用Ｍ８０２０Ａ进行ＰＣＩ—Ｅ ３．０接收ｊ【ｌ！ｌＪ试的一个示意图。
上，增加了专门的Ｒｉｓｅｒ板以模拟服务器等应片Ｊ场
合的走线对信号的影响。要精确产牛ＰＣＩ—Ｅ３．０要求
的压力眼冈需要调整很多参数，比如需要测格输
信号的幅度、预加重、差模噪声、随机抖动、胤 抖动
等以满足眼高、眼宽和抖动的婴求 日．符个州移
参数之间也会相互制约，比如埘 信 的幅度ｆｆ、ｆ，除
了会影响眼高也会影响到Ⅱ艮宽，因此各个参数的蒯
整需要反复进行以得到・个最优化￣，＇Ｊｔｆｔ合一、校准中
ＭａｌＩＩ．ｒＢ∞喇
会阔ＰＣ！一ＳＩ（；的Ｓｉｇｔ￣ 软ｆ １埘信Ｉｊ 进ｉ 通道幔 ４
嵌入和均衡，并、＿Ｉ‘算最后的眼高和Ⅱ ｊ‘
Ｅ ３ ０接收端测试示意图
达到要求，会在误码仪中进一步调整注入的随机抖
动和差模噪声的大小，直到眼高和眼宽达到以下参
数要求：
・ Ａｄｄ．ｉｎ ｃａｒｄ ｃａｌｉｂｒａｔｉｏｎ：
理层的可靠工作，整个系统的可靠一Ｉ 作还离不开Ｊ
层协议的支持。由于ＰＣＩ—Ｅ ３．０是全新的标准，为了
帮助用户更进一步分析和定位由于上层协议造成的
问题，还需要用到相应的协议分析仪。
下图是Ｋｅｙｓｉｇｈｔ公司的ＰＣＩ—Ｅ３．０协议分析仪
・ ＥＷ
・ ＥＨ
３９．２５ｐｓ ｔｏ ４１ ２５ｐｓ
４１．ＯＯｍＶ ｔｏ ４６．ＯＯｍＶ
Ｕ４３０１Ｂ，它是一块采用了ＡＸｌｅ架构的插卡，可以捕
在ＡＸｌｅ的机箱里，通过探头来捕获高速的ＰＣＩ—Ｅ
３．０信号，并通过外部或内部ＰＣ控制显示协议分析
的结果
０ Ｓｙｓｔｅｍ ｃａｌｉｂｒａｔｉｏｎ：
・ＥＷ ４３．００ｐｓ ｔｏ ４５．００ｐｓ
４５．００ｍＶ ｔｏ ５０．ＯＯｍＶ ・ ＥＨ
校准时．信号的参数分析和调整需要反复进行，
人 操作非常耗时耗力 为了解决这个问题，
Ｋｅｙｓｉｇｈｔ公司在业内最甲＿推 了Ｎ５９９０Ａ的针对
ＰＣＩ—Ｅ３．０接收容限的自动测试软件，这个软件可以
提供设置和连接向导、控制误码仪和示波器完成自
动校准、发出训练码型把被测件设置成环回状态并
自动进行环回回来数据的误码率统计
设置被测件进入环回模式有两种方式，一种是
借助于误码仪本身的Ｔｒａｉｎｉｎｇ序列，另一种是借助
于 芷＝片厂商提供的＿Ｊ 具（比如Ｉｎｔｅｌ公刮的Ｉ１１Ｐ］
） ．传统的误码仪不具有对于ＰＣＩＥ协议理解的功
能，只能盲发训练序列，缺点是没有经过正常的预加
重和均衡的协商，这就可能造成不能把被测件设置
ＡＸｌｅ是Ｋｅｙｓｉｇｈ！最新推｝｝Ｉ的高速模块化仪器
的架构，除了能给高性能的模块提供稳定可靠的机
箱环境以外，还提供了背板的高速数据交换能力，主
要用于需要大量数据处理的高性能板卡。除了
成正确的状态。而很多新的ＣＰＵ平台要求误码仪和
被测件进行有效的预加重和均衡的沟通，然后再进
行环㈦，这就要求误码仪能够ｌ｝｛别对端返回的训练
序列并做相应Ｖ，ｊｉＪ￣］整。Ｍ８０２０Ａ平台集成了Ｌｉｎｋ协
商的功能，能够真正和被测件进 ￣ｉＪＩＩ练序列的沟通．
口ｒ以有效地把被测件设置成正确的环回状态。
ＰＣＩ—Ｅ３．０的协议分析仪以外，Ｋｅｙｓｉｇｈｔ在这个平台
上还推 了业内最高性能的Ｕ４１５４Ｂ高速逻辑分析
仪模块（可以用于ＤＤＲ４的协议测试，支持高达４
Ｇｂ／ｓ的数据速率）、Ｍ８１９５Ａ高性能任意波发生器
（４通道６５ Ｇ／ｓ采样率）、ＭＩＰＩ Ｄ—ＰＨＹ／Ｍ—ＰＨＹ协｝义
分析仪等 因此用户在这个统一的平台卜可以完成
未来的很多高速总线的测试任务。
一
当被测件进入环回模式并且误码仪发出压力眼
的信号后，被测系统会把其从ＲＸ端收到的数据
冉通过ＴＸ端发送出来送回误码仪，误码仪通过比
较误码来判断数据是否被正确接收，测试通过的标
准是要求误码率小于１Ｅ一１２。
块Ｕ４３０ｌＢ插卡可以支持到Ｘ８双向的
ＰＣＩ—Ｅ３．０／２．０／１．０的协议测试，两块卡可以支持Ｘ１６
的测试并提供到１６ ＧＢ的存储深度。为了支持复杂
５ ＰＣ Ｉ－Ｅ ３．０的协议分析
完成信号质量的测试仅仪是保证了ＰＣＩ—Ｅ物
问题的分析和定位，Ｕ４３０１Ｂ还支持多达４级的触
发序列并预先定了多种错误触发条件，可以帮助用
户快速发现总线上的错误。
除ｒ捕获ＰＣＩＥ数据包进行解析以外，Ｋｅｙｓｉｇｈｔ
的Ｕ４３０１Ａ协议分析仪还提供了强大的数据后分析
和性能统计功能，可以帮助使用者更简单直观地发现
～ｌ苦 ‘至
图９是进行ＬＴＳＳＭ分析的例子，对每一个状态
机的子状态都有指示和统计。
图ｌ０是对总线性能统计分析的例子，可以帮助
时
协议【｝ｊ的错误 罔８足进行传输层数据解码的窗口。
￡Ｉｋ Ｅ 柑 ｌｕｐ ｉｏＯｔｂ Ｍ・ Ｂｕ ０ｐ Ｅｒ口ｔ ｏｌ ｖ～ ｍｄｏｗ Ｕｄｐ
用户更直观了解总线乔吐率、利用率、读写速率等信
苗日凸＊ Ｈ Ｔ Ｈ ． 》五
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ＨＩ －一－２ Ｏ∞∞０ ｓ Ｊ
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图１０总线性能统计分析
息以及随刚‘问的变化曲线，这都是Ｋｅｙｓｉｇｈｔ的协议
分析仪独有的功能．．
靠接收。而对于协议分析仪的探头来说也仔在同样
的问题，即如果不做均衡可能就无法可靠捕获总线
要针对高速的ＰＣＩ—Ｅ３．０信号做正确的协议分
析，可靠的探头连接必不可少。南于ＰＣＩ—Ｅ３．０的信
号经过ＰＣＢ传输后信号质量恶化很大，因此ＰＣＩ—
上的信号。因此针对ＰＣＩ—Ｅ３．０的协｝义测试，还需要
带均衡功能的探头，下图分别是针对计算机应用和
嵌入式应用提供的两种探头。四
Ｅ３．０的接收芯片内部有均衡电路来保证信号的可
上接第２５页
该ＤＤＲ控制器已经集成到一款ＳＯＣ系统中，在芯
【３】ＡＭＢＡ Ｓｐｅｃｉｉｆｃａｔｉｏｎ（Ｒｅｖ ２．０）．
片流片之后会跟真实的ＤＤＲ设备进行互连测试。
［４】ＡＭＢＡ ＡＸＩ ａｎｄ ＡＣＥ Ｐｒｏｔｏｃｏｌ Ｓｐｅｃｉｆｉｃａｔｉｏｎ．
『５Ｉ金新强，白雪飞，张琏一种ＤＤＲ ＳＤＲＡＭ控制器
５结束语
本文介绍了一种应用于ｓ（）ｃ的ＤＤＲ控制器的
的设计，微型机‘卜应用，２０１３年第３２卷第８期．
【６］《一种高效读写的ＤＤＲ控制器的研究》，谢
宝，唐斌，贵州大学理学院．《硅谷》２０１ １年０３期．
［７】《ＤＤＲ内存接口的设计与实现》，杨少波乇勤民
张帆曲晶，郑州国家数字交换系统Ｉ 程技术研究中
心，《微计算机信息》，２００５年１３期．
【８１《基于ＦＰＧＡ的ＤＤＲ３存储控制的设计 ｊ验证》，
殷哗，李丽斯，常路，尉晓惠，北京航天测绘技术有限
设计，具体包括ＤＤＲ协议的常用命令的介绍、控制
器硬件设计方案，控制器内部的结构说明及控制器
验证疗案的说明经过详细的验证，该控制器可以正
常的Ｉ 作并达到设计指标 该控制器采用业界标准
的ＡＨＢ以及ＡＸＩ接口以达到最大的复用性。四
公司，《计算机测量与控制》，２０１５年０３期．
参考文献
【１］ＪＥＳＤ７９—３Ｆ（Ｒｅｖｉｓｉｏｎ ｏｆ ＪＥＳＤ７９—３Ｅ，Ｊｕｌｙ ２０１０）， 作者简介
ＪＵＬＹ ２０１２．
Ｉ２ Ｊ ＪＥＳＤ７９－４（ＳＥＰＴＥＭＢＥＲ ２０１２）．
周友宏，助理工程师，中国电子科技集团公司第三十
八研究所，主要研究方向：集成电路前端设计。
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