2024年1月10日发(作者：)

满足28nm工艺下的低功耗需求intel低功耗cpu排行

元器件供应商必须为开发人员和制造商的降耗要求提供最佳选择，使其在竞争中处于优势地位。Altera最新一代28nm器件可以帮助产品开发人员和制造商直接满足苛刻的功耗要求。28nm功耗定制

在28nm节点，设计人员利用Altera器件可以针对特定的目标市场和应用来定制功耗。Altera在28nm系列产品中利用了多种半导体工艺，针对产品和某些系列体系结构进行了优化，增强了IP；与前一代同类产品相比，Altera的28nmFPGA的功耗降低了40%多。

图1显示了台积电(TSMC)的三种28nm工艺技术。在这些工艺中，大量晶体管具有较大的静态功耗范围。左侧的晶体管静态功耗较低，而右侧的较大；体现了静态功耗与晶体管性能间的关系。总体上，晶体管性能越好，静态功耗就越高。Altera在28nm产品上同时使用了28LP和28HP工艺来提高性能范围，以及多种功耗选择。第三种工艺选择是28HPL，某些晶体管的静态功耗较低，位于标以“HPLOption”的

Altera的28nm器件具有超低的总功耗。这些器件之所以具

有优异的功耗特性，是因为在产品开发的所有阶段，即从28HP和28LP半导体工艺开始就十分重视功耗的降低。

与StratixV系列不同，Altera的其他28nmFPGA产品——CycloneV和ArriaV系列基于SiON的28LP工艺，其应用不需要高性能高带宽。与TSMC的40LP技术相比，这些产品采用了该系列中最低总功耗和高性价比技术；逻辑密度翻倍，速度提高达50%，功耗降低至少30%～50%。其他在28nm节点寻求绝对最低功耗的主要半导体供应商也选择了28LP工艺。

在低功耗基础上，Altera还采取了其他措施来降低28LP器件静态功耗，包括大量使用“低泄漏”晶体管等来降低静态电流。此外，CycloneV和ArriaV系列还提供一些可以禁用的器件特性，包括收发器、I/O块、PCIExpress模块、存储器模块以及分低动态功耗架构

除了低静态功耗，AlteraCycloneV和ArriaV器件的动态功耗也较低，通过高级工艺技术实现了总功耗最低。Altera从28LP便开始面向低功耗应用采用降低动态功耗的方法，如便携式消费类、无线连接和蜂窝基带等。TSMC认为，决定为28LPT工艺开发可靠的SiON技术，是为了应对无线和便携式消费类应用需求在不断变化的压力。消费者几年前只需要支持较长时间待机的手持式设备；但现在则同时使用无线设备来实现除了传统电话功能外的互联网、多媒体和导航服务功能。SiON逻辑门技术由于具有较

小的栅极电容，因此动态功耗比HKMG（高K金属门）低，为功耗受限的应用，提供了具有较低的总功耗、成本和风险的解决方案。

28LP工艺的有源栅极电容比28HPL低30%。在CycloneV和ArriaV器件中，Altera还采用了其他方法来降低器件电容，包括用于存储器控制器的硬核IP、PCIExpress，收发器协议支持，减小了裸片尺寸及其相关电容。同时，与StratixV器件相比，Altera还针对CycloneV和ArriaV器件的基本体系结构模块进行了优化，减小了硅片面积以及相关的电容，使28LP器件

功耗。对于设计人员而言，这种功耗驱动的方法可通过简单的编译选项设置来实现。设计工程师只需在开发工程中简单地设置时序约束，编译工程即可满足性能要求。QuartusII自动选择符合要求的功能模块，并通过功耗预知布局布线和时钟技术来降低功耗（见图5）。

QuartusII软件在不同的编译阶段采取各种措施来降低设计总功耗。在综合阶段，QuartusII软件提取时钟使能信号进行时钟选通，减少对RAM模块的访问，重新构建逻辑以避免高频触发。在布局布线阶段，软件自动寻找高频降耗，优化逻辑布局，减小时钟功耗，实现高功效DSP和RAM模块配置。最后，在生成文件时，软件对未使用的电路进行优化，尽可能减小触发或进行关断。最终的设计以最低的功耗满足了设计人员的时序要求。设计

人员还可通过选择不同级别的功耗优化选项，以满足设计约束要求（见表1）。通过这些选项，Altera软件确定高功效实现方法，无须设计人员的额外介入（例