2024年5月30日发(作者：)
Quartus II常见错误
clock-sensitive change during active clock edge at time
"
原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载
等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果
不正确。
措施：编辑vector source file
g HDL assignment warning at
to match size of target (
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32位,将位数
裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数
reachable assignments to data_out(10) assign '0', register removed by
optimization
原因:经过综合器优化后，输出端口已经不起作用了
ing 9 pins have nothing, GND, or VCC driving datain port -- changes to
this connectivity may change fitting results
原因:第9脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋„0‟，便会被接地，赋„1‟接电源。
如果你的设计中这些端口就是这样用的，那便可以不理会这些warning
pins ing as undefined clocks and/or memory enables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。
主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此
管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。
措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting
当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修
改:Assignments>Timing >>...
characteristics of device EPM570T144C5 are preliminary
原因:因为MAXII 是比較新的元件在 QuartusII 中的時序并不是正式版的,要等
Service Pack
措施:只影响 Quartus 的 Waveform
g: Clock latency analysis for PLL offsets is supported for the current
device family, but is not enabled
措施:将setting中的timing Requirements&Option-->More Timing
Setting-->setting-->Enable Clock Latency中的on改成OFF
clock high time violation at 14.8 ns on register
"|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因:违反了steup/hold时间，应该是后仿真，看看波形设置是否和时钟沿符合
steup/hold时间
措施:在中间加个寄存器可能可以解决问题
g: circuit may not ed 46 non-operational paths clocked by
clock clk44 with clock skew larger than data delay
原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题,
但这个问题多是在器件的最高频率中才会出现
措施：setting-->timing Requirements&Options-->Default required fmax 改小一
些，如改到50MHZ
contains
原因:输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚需要有输入逻辑
措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.
g：Found clock high time violation at 8.9ns on node ''
原因：FF中输入的PLS的保持时间过短
措施：在FF中设置较高的时钟频率
g: Found 10 node(s) in clock paths which may be acting as ripple
and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
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