2024年4月27日发(作者：)
Hunter @
第四章 ISE 6.x 设计工具简介和使用
§4．1概述
本章将详细介绍Xilinx 公司新的高性能设计开发工具ISE(Integrated Software
Environment)，并以第六版本进行讲解和演示。Xilinx 根据不同的用户，分别提供四种不
同功能的设计开发工具：ISE WebPACK，ISE Foundation，ISE BaseX和ISE Alliance。
（1） ISE WebPACK版：
该软件为全免费版，可通过Xilinx网站直接下载。支持包括XC95*/XC95*XL/XC95*XV、
CoolRunner XPLA3、CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列
FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex-E部分
FPGA(V50E-V300E)器件；Virtex-II部分FPGA(2V40-2V250)器件；Virtex-II Pro部分
FPGA(2VP2)器件。集成了XST(Xilinx Synthesis Technology)综合工具。但不支持Core
Generator(核生成)工具和PACE(引脚和区域约束编辑器)。
（2） ISE Foundation版：
该软件为完全版。提供了设计开发工具的所有功能.支持Xilinx的全系列逻辑器件产
品。并集成了XST(Xilinx Synthesis Technology)综合工具。支持Core Generator(核生成)
工具和PACE(引脚和区域约束编辑器)。
（3） ISE BaseX版：
该软件为部分受限版。即支持XC95*/XC95*XL/XC95*XV全系列CPLD； CoolRunner
XPLA3全系列CPLD；CoolRunner-II全系列 CPLD；以及Spartan-II/Spartan-IIE全系列
FPGA；Spartan-3系列器件中的XC3S50、XC3S200、XC3S400；Virtex/Virtex-E部分
FPGA(V50/V50E—V600/V600E)器件；Virtex-II部分FPGA(2V40--2V250)器件；Virtex-II
Pro部分FPGA(2VP2、2VP4、2VP7)器件。其他功能与ISE Foundation相同。
（4） ISE Alliance版：
支持Xilinx的全系列逻辑器件产品。但不包含XST(Xilinx Synthesis Technology)综合
工具。
此外，在Xilinx最新推出的集成软件环境(ISE)软件ISE 6.1i版和ChipScope Pro 6.1i
版中，可提供比最接近的竞争产品高30%的性能、高25%的逻辑利用率以及低50%的设计
成本。并可帮助工程师快速容易地实现时序收敛，从而降低总体设计成本以及整个设计流程
所花费的时间。新版本软件允许客户利用Xilinx的下一代增强千兆位 (MultiGigabit)串行I/O
收发器和对采用90nm(纳米)工艺技术的FPGA进行设计。集成了 XPower热能分析软件，
能够方便地进行功耗统计和分析。
ISE 6.1i软件还提供了可加强现有可编程设计流程并可适应客户特有设计方法的设计
选项。一种名为高级引脚输出与区域约束编辑器(PACE)的管理工具来简化器件IO规范，包
括交互式电压支持和差分对识别指南。ISE Floorplanner(ISE
布局规划器)工具中所提供的增
量设计、模块化设计、宏生成器和区块规划功能可使设计时间比传统设计方法缩短多达
50%。这些都可大大缩短重新编译时间并提供基于小组(team-based)的设计性能优势。
ChipScope Pro 6.1i实时验证软件与ISE项目浏览器的集成更为紧密，可更方便地选择和插
入验证核心、定义信号监测点，同时为整体设计流程提供实时调试规划能力。新的虚拟
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I/O(Virtual I/O)核心允许设计人员仿真DIP开关和按钮调节。集成总线分析仪(IBA)核心在集
成有嵌入式PowerPC 405处理器的Virtex-II Pro FPGA器件上则可同时支持IBM
CoreConnect处理器局部总线(PLB)和片上外设总线(OPB)。 ISE5还提供了新的结构化设
计向导(Architecture Wizard)工具--数字时钟管理(DCM)向导和Rocket IO千兆位比特收发
器(MGT)向导。它们允许用户通过ISE项目浏览器(Project Navigator)中的对话框以图形化
的方式设置DCM和MGT功能。ISE然后将可编辑的源代码直接写入HDL源文件，以便设
置和控制这些高级功能。设计向导还能指导用户进行HDL编码，减轻了学习配置复杂器件
功能所需的所有编程属性的负担，从而加快了设计进程。另外一种新功能是宏创建器(Macro
Builder)。设计师可以在ISE平面规划器中访问该功能，它允许用户将设计的任何一部分指
定为一个内核，再利用此工具在时序和布局信息方面固化这个内核。生成这个内核可以被其
他的设计者共享。从而减少重复工作。
在该版本软件中所提供的详细时序报告功能可方便确定高速路径，并提供了可编程设计
中最全面的时序约束语言，而ISE时序分析器(Timing Analyzer)则提供了强大的假设分析
(what-if)和过滤功能。这些都进一步简化了高速设计分析。丰富的在线帮助功能和每日一贴
使用说明，更加方便了设计者的使用和操作。
第六版的ISE6.1 PC软件可在安装有Windows2000 SP2、Windows XP以上操作系统
的环境中安全运行。同时，在安装软件过程中，需要关闭“防火墙”等抗病毒软件。
§4．2 Xilinx 设计流程
一个完整的CPLD/FPGA设计流程主要包括电路或模块的设计与输入、设计综
合、功能仿真、设计实现、布局布线仿真、时序仿真和下载设计组成。如图4-1所示。
图4-1 Xilinx 设计流程
设计输入阶段：
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